[发明专利]用于对低介电常数材料层进行蚀刻后处理的方法

说明书

技术领域

本发明涉及半导体制造领域，且具体而言，涉及一种用于对低介电常数（低k）材料层进行蚀刻后处理（PET，Post Etch Treatment）的方法。

背景技术

目前，等离子体蚀刻工艺作为一种半导体制造工艺而被广泛用于定义硅集成电路的结构。在铜互连工艺中，由于铜较难蚀刻，所以通常利用等离子体蚀刻工艺在层间介电（ILD）层中蚀刻出通孔或沟槽以将金属填入其中从而实现导电性互连（大马士革法）。

随着IC制造向亚45nm及以下发展，互连延迟成为提高集成电路（IC）的速度和性能的一个主要限制因素。众所周知，在半导体制造工艺中最小化互连延迟的方式之一是在制作IC期间使用低k材料来减小互连电容。因而，近年来，低k材料（k<3.0）已经逐渐取代介电常数相对较高的绝缘材料（如，二氧化硅等）而被用作半导体器件的金属层间介电（IMD）层。另外，为了进一步减小绝缘材料的介电常数，可以使用其中形成有孔的超低k材料（k＜2.45），例如，黑钻（BD）等。这种低k材料层可通过类似于涂覆光刻胶（PR）层的旋涂法或化学气相沉积（CVD）法来形成，因而易于与现有的半导体制造工艺兼容。

在常规半导体制造中，通常按照下列步骤制作互连结构中的通孔和沟槽：首先，在例如由低k材料构成的ILD层上形成金属硬掩膜（MHM）层；接着，在MHM上旋涂PR层，并通过光刻和蚀刻工艺使其具有预定图案；接着，通过例如等离子体干法蚀刻工艺将图案转移至ILD层，以在其中形成通孔；接着，通过例如灰化工艺去除PR层；然后，再次通过例如等离子体干法蚀刻工艺进行蚀刻，以在ILD层中形成沟槽，至此完成通孔和沟槽的制作。这里，需说明一点，本申请中上下文所提及的“互连结构”包括其中形成有通孔和/或沟槽的ILD层和填充在通孔和/或沟槽中的互连金属。

然而，尽管低k材料由于具有上述诸多优点而广泛用于半导体制造工艺，但使用这种低k材料仍然会存在许多问题。

首先，低k材料层通常较之于传统的介电层易于出现损伤，例如，其容易在用于对ILD层进行构图的蚀刻工艺和等离子体灰化工艺期间受损，并且IMD的k值越低则越容易受损，而这种损伤几乎是不可避免的。另外，某些低k材料如果受损，尤其是在构图工艺之后，则会变得容易吸水或者易于与其他工艺污染物反应而改变介电层的电学特性，从而导致低k材料的k值增大并因而失去其低k的优势。

其次，在现有工艺中，在对低k材料层进行蚀刻之后，通常采用包含O₂、O₂/H₂O或CO₂的气体作为灰化剂来去除蚀刻后残留的光刻胶层等。由于黑钻这类常用低k材料中含有C和H元素，并且k值越低则C和H的含量越高，而这些元素又容易与灰化剂中的O发生反应生成气态生成物，因而在低k材料中会形成C耗尽层（即受损层），从而致使最终形成的半导体器件的电学性能变差。

鉴于上述原因，需要一种用于制作半导体器件的方法，期望该方法能够修复并减少低k介电层中的损伤（例如C耗尽层），以提高低k介电层对潮湿环境等的耐受能力，进而改善半导体器件的整体电学性能。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决上述现有技术中所存在的问题，本发明提供一种用于对低介电常数材料层进行蚀刻后处理的方法，包括：提供衬底，在所述衬底上提供有经蚀刻而具有第一沟槽的低介电常数材料层；以及使用Ar和He中的至少一种作为蚀刻气体执行第一蚀刻后处理，以使所述低介电常数材料层的表面致密化。

优选地，所述第一蚀刻后处理在功率为100~2000W且气体流速为10~1000sccm的条件下进行。

优选地，在执行所述第一蚀刻后处理之后还包括：对所述低介电常数材料层进行蚀刻，以在所述低介电常数材料层的第一沟槽中形成第二沟槽的至少一部分。

优选地，所述第一蚀刻后处理和形成所述第二沟槽的至少一部分的步骤循环进行，直至形成完整的所述第二沟槽为止。