[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件的集成度越来越高，半导体器件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。

金属氧化物半导体(CMOS)器件包括核心器件层和互连层，在核心器件层中形成栅极、源极和漏极等结构，通过互连层中的金属通孔和金属互连线将栅极、源极和漏极等结构电性引出。随着器件尺寸的不断减小，金属互连线与栅极、源极和漏极的接触面积不断缩小，其接触处的寄生电阻对器件的影响随之增加。为了减小寄生电阻，硅化金属工艺(Silicide)应运而生，由于金属硅化物具有高熔点、稳定性及低电阻率，进而提高了整个元件的驱动电流及操作速度，所以在集成电路工艺上的应用愈来愈普遍。

一般而言，金属硅化物以金属材料层经由热处理的方式沉积于半导体衬底及栅极上。通常金属材料层可以蒸镀(evaporation)或溅射(sputtering)的方式来沉积，而这些金属材料层经由炉管或快速热退火处理，并在纯度极高的气体(氮气或氩气)中，便由金属与硅化界面反应而形成金属硅化物，以改善半导体器件的电连特性。

然而，当金属材料层沉积于栅极上时，随着栅极侧墙的宽度不断减薄，金属材料层在栅极侧墙中沿着水平方向的扩散效应愈发明显，极易造成栅极与源漏区的连通，形成金属硅化物桥接(Silicide Bridge)问题，进而引起半导体器件的失效问题。

发明内容

本发明的目的是提供一种能够防止金属硅化物桥接(Silicide Bridge)问题的半导体器件及其制造方法。

为解决上述问题，本发明提供一种半导体器件，包括：

半导体衬底；

栅极结构，位于所述半导体衬底上；

第一侧墙，位于所述栅极结构的侧壁上，所述第一侧墙的高度低于所述栅极结构的高度；

第二侧墙，所述第二侧墙位于栅极结构的侧壁，并位于所述第一侧墙上；

所述第二侧墙的底面宽度大于所述第一侧墙的顶面宽度。

进一步的，所述第一侧墙的材质为氮化硅、氧化硅、氮氧化硅、氮化硅或无定型碳中的一种或其组合，所述第二侧墙的材质为氮化硅、氧化硅、氮氧化硅、氮化硅或无定型碳中的一种或其组合。

进一步的，所述第一侧墙的材质为氧化硅，所述第二侧墙的材质为氮化硅。

进一步的，所述第一侧墙与所述栅极结构的高度差为5nm～200nm。

进一步的，所述第二侧墙的高度为5nm～200nm。

进一步的，所述第二侧墙的底面宽度为5nm～50nm，所述第一侧墙的顶面宽度为4nm～40nm。

本发明还提供一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成栅极结构；

在所述半导体衬底上覆盖第一侧墙薄膜，并对所述第一侧墙薄膜进行化学机械研磨工艺和回刻蚀工艺，使所述第一侧墙薄膜的高度低于所述栅极结构的高度；

在所述第一侧墙薄膜和所述栅极结构上覆盖第二侧墙薄膜；

刻蚀所述第二侧墙薄膜，以在所述栅极结构侧壁上形成第二侧墙；

以所述第二侧墙为掩膜，刻蚀所述第一侧墙薄膜，以在所述栅极结构侧壁上形成第一侧墙；

对所述第一侧墙进行回拉工艺，使所述第二侧墙的底面宽度大于所述第一侧墙的顶面宽度。

进一步的，在对所述第一侧墙进行回拉工艺的步骤之后，还包括：进行金属硅化工艺。

进一步的，所述金属硅化工艺包括：在所述半导体衬底上沉积金属材质，所述金属材质在所述第一侧墙和所述第二侧墙上形成间断沉积；进行高温退火工艺。

进一步的，所述第一侧墙的材质为氮化硅、氧化硅、氮氧化硅、氮化硅或无定型碳中的一种或其组合，所述第二侧墙的材质为氮化硅、氧化硅、氮氧化硅、氮化硅或无定型碳中的一种或其组合。

进一步的，所述第一侧墙的材质为氧化硅，所述第二侧墙的材质为氮化硅。

进一步的，所述第一侧墙与所述栅极结构的高度差为5nm～200nm。

进一步的，所述第二侧墙的高度为5nm～200nm。

进一步的，在对所述第一侧墙进行回拉工艺的步骤之后，所述第二侧墙的底面宽度为5nm～50nm，所述第一侧墙的顶面宽度为4nm～40nm。