[发明专利]一种驱动容性负载的有源下拉电路

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种驱动容性负载的有源下拉电路，用以驱动电容、互连线、晶体管阵列等容性负载。 

背景技术

发射级耦合逻辑(Emitter coupled logic，ECL)，也称为电流开关型逻辑电路，因其工作速度快，平均延迟时间短，广泛应用于双极型数字集成电路。ECL电路由两部分构成，第一是由电流开关控制的差分对逻辑，第二是作为输出缓冲的射级跟随器，射级跟随器的工作电流由一个电阻或者电流源确定，一般是固定的。在大规模集成电路中，ECL电路驱动多级负载电路。由于组成电路的晶体管和互连线存在寄生电阻和寄生电容，随着电路规模的增加，ECL电路的负载电容也在增加。由于ECL电路的射级跟随器工作电流固定，对负载电容放电速度缓慢，ECL电路输出信号下降时间明显比上升时间长。ECL电路负载电容越大，上升时间和下降时间差异越大。上升时间和下降时间不一样，大大降低ECL电路的工作速度。增加射级跟随器的工作电流可以降低下降时间，减少上升时间和下降时间的差异，但是ECL电路的功耗也大大增加。 

发明内容

(一)要解决的技术问题 

有鉴于此，本发明的主要目的在于提供一种电路形式简单，低功耗的驱动容性负载的有源下拉电路，以实现对容性负载快速充电和放电，减少输出信号的下降时间和上升时间，从而减少传播延迟；同时实现差分输入，差分输出。 

(二)技术方案 

为达到上述目的，本发明提供了一种驱动容性负载的有源下拉电路， 包括：输入单元，连接于驱动单元，用于将输入信号转换为差分信号；驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及延迟单元，用于对输出信号进行延时之后控制驱动单元中的驱动电流源，实现输出从高电平切换到低电平时，对负载电容快速放电；从低电平切换到高电平时，对负载电容快速充电；完成输出信号在高电平和低电平之间的快速切换。 

上述方案中，所述输入单元由差分对晶体管和上拉电阻构成，对输入信号进行放大之后转换为差分信号。 

上述方案中，所述输入单元包括： 

第一晶体管Q1，其基极与差分输入的同相端ViP相连，其发射极与第二晶体管Q2的发射极相连相连，且与第一电流源I1相连，标记为net1，其集电极与第一电阻R1的一端相连，且与驱动单元的第五晶体管Q5的基极相连，标记为net2； 

第二晶体管Q2，其基极与差分输入的反相端ViN相连，其发射极与net1相连，其集电极与第二电阻R2一端相连，且与驱动单元的第六晶体管Q6的基极相连，标记为net3； 

第一电流源I1，一端连接到电源电压VEE，另一端与net1相连； 

第一电阻R1，一端与net2相连，另一端接地；以及 

第二电阻R2，一端与net3相连，另一端接地。 

上述方案中，所述第一晶体管Q1和第二晶体管Q2构成射极耦合对，分别接收差分信号ViP和ViN，并通过第一电阻R1和第二电阻R2将差分信号ViP和ViN转化为差分电压输出。 

上述方案中，所述差分信号ViP和ViN是相位相反的差分信号，或者是一个接单端信号，另一个接单端信号的共模电平。 

上述方案中，所述驱动单元是在传统射级跟随器基础上，引入延时单元，并将两个射级跟随器的驱动电流源连接在一起，从而实现对驱动电流源的电流进行共享和重新分配。 

上述方案中，所述驱动单元包括： 

第五晶体管Q5，其基极与net2相连，其集电极接地，其发射极作为本发明的一个反相输出端VoN，与延迟单元中第三电阻R3一端相连，且 与第三晶体管Q3的集电极相连； 

第三晶体管Q3，其基极与延迟单元中第三电阻R3的另一端相连，标记为net4，其集电极与反相输出端VoN相连，其发射极与第三电流源I3相连，标记为net5； 

晶体管第六晶体管Q6，其基极与net3相连，其集电极接地，其发射极作为本发明的同相输出端VoP，与延迟单元中第四电阻R4相连，且与第四晶体管Q4的集电极相连； 

第四晶体管Q4，其基极与延迟单元中第四电阻R4相连，标记为net6，其集电极与VoP相连，其发射极与net5相连； 

第三电流源I3的一端与net5相连，另一端与电源电压VEE相连；以及 

第四电流源I4的一端与net5相连，另一端与电源电压VEE相连。