[发明专利]半导体器件侧墙空洞层结构及其制备方法

说明书

技术领域

本发明属于半导体工艺领域，涉及一种半导体器件侧墙结构及其制备方法，尤其涉及一种半导体器件侧墙空洞层结构及其制备方法。

背景技术

短沟道效应（Short Channel Effect）是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移、源漏穿通、DIBL（ Drain induction barrier lower，漏极感应势垒降低）（较高漏压下）等特性，严重时会造成CMOS器件性能失效。

其原理可用电荷共享模型来解释，即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降。

但传统的电荷共享模型未把器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应考虑进去，因为传统的SiO₂或者SiON介质层较薄，这种效应还不明显。但当采用高K材料的厚栅介质层时，这种效应将对器件影响变大，严重时会造成器件特性衰退。

在高K厚栅介质层的器件中如何减小这种效应，从理论分析可知有两种方法：一是增大侧墙的厚度，二是降低侧墙的介电常数。前者不利于集成密度增大，后者是一种有效的办法，可以减小侧墙的耦合电容，从而减弱器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应。

随着器件尺寸的不断减小，短沟道效应越来越严重，为了克服短沟道效应的影响，栅氧层需要采用高K材料的厚栅介质层，这时，器件源漏的边缘电场通过侧墙的电容耦合效应对沟道的影响会变大。同时，器件尺寸的不断减小的同时，侧墙的厚度也不断减小，这时，接触孔通过侧墙的电容偶合影响栅极电势的效应会变大。

因此，本领域的技术人员致力于开发一种能有效降低侧墙材料的介电常数，从而减弱电容耦合影响沟道和栅极电势的半导体器件侧墙结构。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的技术中缺乏有效的降低侧墙材料的介电常数的侧墙结构。

本发明提供的一种半导体器件侧墙空洞层结构，包括半导体衬底、栅极、介质层和接触孔，所述栅极的外侧设有空洞层，所述空洞层和所述栅极和半导体衬底之间设有SiO₂层。

在本发明的一个较佳实施方式中，所述半导体衬底为硅衬底。

本发明还提供了半导体器件侧墙空洞层结构的制备方法，包括以下步骤：

步骤1，在设有栅极的半导体衬底上沉积一层无定形碳层；

步骤2，自对准刻蚀形成无定形碳侧墙；

步骤3，进行源、漏极离子注入、高温退火，其中，光阻去除采用湿法去除；

步骤4，沉积介质层，随后采用化学机械研磨至栅极顶部，并直至无定形碳侧墙露出；

步骤5，进行灰化处理将无定形碳侧墙全部灰化干净，并继续灰化直至栅极和露出的硅表面形成一层SiO₂层；

步骤6，快速填充介质层，使去除了无定形碳侧墙的部分仍然保留着孔隙；

步骤7，进行接触孔工艺。

在本发明的另一较佳实施方式中，所述半导体衬底为硅衬底。

在本发明的另一较佳实施方式中，所述步骤1中的沉积采用化学气相法沉积。

在本发明的另一较佳实施方式中，所述步骤1为先在设有栅极的半导体衬底上生长或沉积一层SiO₂层，再沉积一层无定形碳层。

本发明的半导体器件侧墙空洞层结构结构简单，方法简便易行，通过在侧墙中引入空洞层，有效的降低侧墙材料的介电常数，尤其是针对具有高K厚栅介质层MOSFET和非挥发性存储器单元，可以有效减弱器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应和接触孔通过侧墙的电容偶合影响栅极电势的效应。

附图说明

图1是本发明的实施例的结构示意图；

图2是本发明的实施例形成无定形碳层的结构示意图；

图3是本发明的实施例形成无定形碳层侧墙的结构示意图；

图4是本发明的实施例化学机械研磨层间介质层后的结构示意图；

图5是本发明的实施例灰化侧墙的结构示意图；

图6是本发明的实施例空洞层侧墙的结构示意图。

具体实施方式

以下将结合附图对本发明做具体阐释。

如图1中所示的本发明的实施例的一种半导体器件侧墙空洞层结构，包括半导体衬底1、栅极2、介质层3和接触孔4。栅极2的外侧设有空洞层5，空洞层5和栅极2和半导体衬底1之间设有SiO₂层6。