[发明专利]CMOS及其形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及CMOS及其形成方法。

背景技术

随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为常规器件的替代得到了广泛的关注。

图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。更多关于鳍式场效应晶体管请参考专利号为“US7868380B2”的美国专利。

但是，现有的鳍式场效应晶体管漏电流现象严重。

发明内容

本发明解决的问题是提供一种电学性能佳的CMOS以及一种工艺简便的CMOS的形成方法。

为解决上述问题，本发明实施例提供了一种CMOS，包括：

半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第一鳍部的掺杂类型为N型，所述第二区域的半导体衬底表面具有第二鳍部，所述第二鳍部的掺杂类型为P型；

位于所述第一鳍部底部两侧的第一侧墙；

位于所述第一鳍部顶部两侧的第二侧墙，所述第二侧墙具有拉应力；

位于所述第二鳍部底部两侧的第三侧墙，所述第三侧墙具有拉应力；

位于所述第二鳍部顶部两侧的第四侧墙。

可选的，所述第二侧墙和第三侧墙的材料为拉应力的氮化硅。

可选的，所述第一侧墙和第四侧墙的材料为氮化硅。

可选的，所述第一侧墙的高度为第一鳍部高度的1/3～1/2。

可选的，所述第三侧墙的高度为第二鳍部高度的1/3～1/2。

可选的，所述第二侧墙的应力大小为0.8～2Gpa。

可选的，所述第三侧墙的应力大小为0.8～2Gpa。

可选的，所述半导体衬底上还具有隔离层。

可选的，所述隔离层的材料为氧化硅。

本发明实施例还提供了一种CMOS的形成方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第一鳍部的掺杂类型为N型，所述第二区域的半导体衬底表面具有第二鳍部，所述第二鳍部的掺杂类型为P型；

在所述半导体衬底表面形成第一拉应力层，且所述第一拉应力层覆盖第一鳍部和第二鳍部；

在第二区域的第一拉应力层表面形成第一阻挡层，对第一区域的第一拉应力层进行第一离子注入，释放第一区域的第一拉应力层中的拉应力；

去除所述第一阻挡层，回刻蚀第一拉应力层，在第一鳍部底部两侧形成第一侧墙，位于所述第二鳍部底部两侧形成第三侧墙；

在所述半导体衬底表面形成第二拉应力层，且所述第二拉应力层覆盖第一鳍部和第二鳍部；

在第一区域的第二拉应力层表面形成第二阻挡层，对第二区域的第二拉应力层进行第二离子注入，释放第二区域的第二拉应力层的拉应力；

去除第二阻挡层，回刻蚀第二拉应力层，在第一鳍部顶部两侧形成第二侧墙，在第二鳍部顶部两侧形成第四侧墙。

可选的，所述第一离子注入和第二离子注入注入的离子为锗离子。

可选的，所述第一离子注入和第二离子注入的剂量范围为1E13～3E13/cm2，能量范围为20～40KeV。

可选的，所述第一离子注入和第二离子注入为有角度的离子注入。

可选的，所述第一离子注入和第二离子注入的角度范围为0～60度。

可选的，所述第一离子注入和第二离子注入的角度范围为40～50度。。

可选的，所述第一拉应力层的厚度为50～200埃。

可选的，所述第二拉应力层的厚度为200～500埃。

可选的，所述第一侧墙的高度为第一鳍部高度的1/3～1/2。

可选的，所述第三侧墙的高度为第二鳍部高度的1/3～1/2。