[发明专利]一种具有P+单一多晶架构的非挥发性记忆体及其制备方法

说明书

技术领域

本发明涉及一种非挥发性记忆体及其制备方法，尤其是一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，属于集成电路的技术领域。

背景技术

对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。

按照本发明提供的技术方案，所述具有P+单一多晶架构的非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；所述PMOS访问晶体管、控制电容及编程电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。

所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。

所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二N型区域及第二N型区域上方的第三N型区域与P型导电类型基板相隔离。

所述第一P型掺杂区域包括第一P型重掺杂区域及与侧面保护层相对应的第一P型轻掺杂区域，第一P型重掺杂区域从第一P型轻掺杂区域的端部延伸后与领域介质区域相接触。

所述第二P型掺杂区域包括第二P型重掺杂区域及于侧面保护层相对应的第二P型轻掺杂区域，第二P型重掺杂区域从第二P型轻掺杂区域的端部延伸后与领域介质区域相接触。

所述P型源极区包括第三P型重掺杂区域及与侧面保护层相对应的第三P型轻掺杂区域，第三P型重掺杂区域从第三P型轻掺杂区域的端部延伸后领域介质区域相接触。

所述P型漏极区包括第四P型重掺杂区域及与侧面保护层相对应的第四P型轻掺杂区域，第四P型重掺杂区域从第四P型轻掺杂区域的端部延伸后与领域介质区域相接触。

所述第五P型掺杂区域包括第五P型重掺杂区域及与侧面保护层相对应的第五P型轻掺杂区域，第五P型重掺杂区域从第五P型轻掺杂区域的端部延伸后与领域介质区域相接触。

所述第六P型掺杂区域包括第六P型重掺杂区域及与侧面保护层相对应的第六P型轻掺杂区域，第六P型重掺杂区域从第六P型轻掺杂区域的端部延伸后与领域介质区域相接触。

所述浮栅电极的包括导电多晶硅。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。

一种具有P+单一多晶架构的非挥发性记忆体的制备方法，所述制备方法包括如下步骤：

a、提供半导体基板，所述半导体基板包括第一主面及第二主面；

b、在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一N型区域、第三N型区域、第二P型区域及第三P型区域，第一N型区域位于第二P型区域及第三P型区域间，第三N型区域位于第二P型区域及第三P型区域的外侧；

c、在上述半导体基板内生长得到领域介质区域，所述领域介质区域从第一主面向下延伸，并使得第三N型区域、第二P型区域、第一N型区域及第三P型区域的上部相互隔离；