[发明专利]一种具有P+单一多晶架构的非挥发性记忆体及其制备方法

权利要求书

1.一种具有P+单一多晶架构的非挥发性记忆体，包括半导体基板；其特征是：所述半导体基板内的上部设有若干用于存储的记忆体细胞（200），所述记忆体细胞（200）包括PMOS访问晶体管（210）、控制电容（220）及编程电容（230）；所述PMOS访问晶体管（210）、控制电容（220）及编程电容（230）间通过半导体基板内的领域介质区域（214）相互隔离；半导体基板的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216），所述浮栅电极（216）覆盖并贯穿PMOS访问晶体管（210）、控制电容（220）及编程电容（230）上方对应的栅介质层（215），浮栅电极（216）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖浮栅电极（216）的侧壁；PMOS访问晶体管（210）包括第一N型区域（202）及位于所述第一N型区域（202）内上部的P型源极区（213）与P型漏极区（221），控制电容（220）包括第二P型区域（205）及位于所述第二P型区域（205）内上部的第一P型掺杂区域（206）与第二P型掺杂区域（209）；编程电容（230）包括第三P型区域（231）及位于所述第三P型区域（231）内上部的第五P型掺杂区域（224）与第六P型掺杂区域（227）；第一P型掺杂区域（206）、第二P型掺杂区域（209）、第五P型掺杂区域（224）、第六P型掺杂区域（227）、P型源极区（213）及P型漏极区（221）与上方的浮栅电极（216）相对应，并分别与相应的栅介质层（215）及领域介质区域（214）相接触。

2.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述半导体基板的材料包括硅，半导体基板为P导电类型基板（201）或N导电类型基板（239）。

3.根据权利要求2所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述半导体基板为P导电类型基板（201）时，所述PMOS访问晶体管（210）、控制电容（220）及编程电容（230）通过P型导电类型基板（201）内的第二N型区域（203）及第二N型区域（203）上方的第三N型区域（204）与P型导电类型基板（201）相隔离。

4.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第一P型掺杂区域（206）包括第一P型重掺杂区域（207）及与侧面保护层（217）相对应的第一P型轻掺杂区域（208），第一P型重掺杂区域（207）从第一P型轻掺杂区域（208）的端部延伸后与领域介质区域（214）相接触。

5.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第二P型掺杂区域（209）包括第二P型重掺杂区域（212）及于侧面保护层（217）相对应的第二P型轻掺杂区域（211），第二P型重掺杂区域（212）从第二P型轻掺杂区域（211）的端部延伸后与领域介质区域（214）相接触。

6.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述P型源极区（213）包括第三P型重掺杂区域（219）及与侧面保护层（217）相对应的第三P型轻掺杂区域（218），第三P型重掺杂区域（219）从第三P型轻掺杂区域（218）的端部延伸后领域介质区域（214）相接触。

7.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述P型漏极区（221）包括第四P型重掺杂区域（213）及与侧面保护层（217）相对应的第四P型轻掺杂区域（222），第四P型重掺杂区域（213）从第四P型轻掺杂区域（222）的端部延伸后与领域介质区域（214）相接触。

8.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第五P型掺杂区域（224）包括第五P型重掺杂区域（225）及与侧面保护层（217）相对应的第五P型轻掺杂区域（226），第五P型重掺杂区域（225）从第五P型轻掺杂区域（226）的端部延伸后与领域介质区域（214）相接触。

9.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第六P型掺杂区域（227）包括第六P型重掺杂区域（229）及与侧面保护层（217）相对应的第六P型轻掺杂区域（228），第六P型重掺杂区域（229）从第六P型轻掺杂区域（228）的端部延伸后与领域介质区域（214）相接触。