[发明专利]闪存的存储单元及形成方法

说明书

技术领域

本发明涉及半导体器件及其形成方法，特别涉及一种闪存的存储单元及形成方法。

背景技术

近年来，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

为了进一步提高闪存位密度(bit density)，同时减少位成本(bit cost)，一种闪存的低成本三维层叠结构(Bit-Cost Scalable，简称BiCS)技术得到了进一步的发展，请参考图1，为现有闪存BiCS结构的存储单元的剖面结构示意图，包括：

半导体衬底100，所述半导体衬底100包括阵列区101和台阶区102，所述台阶区102在阵列区101两侧；位于所述半导体衬底100表面的隔离层103；位于隔离层103表面的底层选择栅104；位于底层选择栅104表面的底层介质层105，贯穿所述阵列区101的隔离层103、底层选择栅104和底层介质层105厚度的底层选择栅插塞阵列106；

位于所述底层介质层105和底层选择栅插塞阵列106表面的控制栅层107，所述控制栅层还包括：若干层多晶硅层121，以及各层多晶硅层121表面覆盖的层间介质层122；贯穿所述阵列区101的控制栅层107厚度的记忆插塞阵列108，与底层选择插塞阵列106一一对应；

位于所述阵列区101的控制栅层107表面的顶层选择栅109，位于所述顶层选择栅109表面的顶层介质层110，位于所述顶层介质层110表面的位线111，贯穿所述顶层介质层110和顶层选择栅109厚度的顶层选择插塞阵列112，且与记忆插塞阵列108一一对应；

位于所述台阶区102内的控制栅层107表面的绝缘层114，位于所述绝缘层114表面的若干连接线113；贯穿所述绝缘层114厚度的若干连接插塞115，所述若干连接插塞115使若干连接线113与控制栅层107内的若干层多晶硅层121分别连接。

请参考图2，图2为图1沿AA’方向，忽略绝缘层114和层间介质层122(请参考图1)的俯视图，所述台阶区的控制栅层107内的多晶硅层121，由紧邻阵列区的位置向远离阵列区101的外侧由最上层多晶硅层至最下层多晶硅层逐层递增相同尺寸，形成阶梯状；所述的连接插塞115在半导体衬底100上的投影，相对于阵列区101与台阶区102相接的边界倾斜。

在公开号为US 2011/0073935A1的美国专利文件中还可以发现更多的闪存的存储单元及其形成方法。

然而，现有闪存的BiCS结构存在空间浪费，造成了闪存的位密度降低，闪存器件的体积变大，位成本也相应降低，所述位成本是存储器件的制造工艺中每制造一位数据位存储空间所需要的制造成本，是体现存储器件造价的特征。

发明内容

本发明解决的问题是减小闪存控制栅层的面积，从而提高闪存的位密度，降低闪存的位成本。

为解决上述问题，本发明实施例提供了一种闪存的存储单元，包括：

半导体衬底，所述半导体衬底包括阵列区和台阶区，所述台阶区在阵列区两侧；位于半导体衬底表面的隔离层；位于隔离层表面的底层选择栅；位于底层选择栅表面的底层介质层；

贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；

位于所述底层介质层和底层选择栅插塞阵列表面的控制栅层，所述控制栅层还包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，且所述记忆插塞阵列与底层选择插塞阵列一一对应；

位于台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；

位于所述台阶区的控制栅层表面的绝缘层，位于所述绝缘层表面的若干连接线，所述若干连接线分别通过贯穿所述绝缘层厚度的若干连接插塞与控制栅层内的若干层多晶硅层分别连接，所述若干连接插塞在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行。

可选的，还包括：位于所述阵列区的控制栅层表面的若干顶层选择栅；位于若干顶层选择栅表面的顶层介质层；位于顶层介质层表面的若干位线；贯穿所述顶层介质层和顶层选择栅厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应，且与位线连接。

可选的，所述层间介质层为绝缘材料层或无定形碳层。