[发明专利]先进硅处理中的软错误率（SER）减少

说明书

相关申请的交叉参考

本申请要求于2010年8月4日提交的名为“SOFT ERROR RATE(SER)REDUCTION IN ADVANED SILICON PROCES SES”的序列号为No.61/370,671的临时申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计方面的技术进步产生了多代IC，其中，每一代都具有比前一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。在集成电路演进的过程中，函数密度(即，每单位芯片面积的互连器件的数量)通常增加，同时几何尺寸(即，可以使用制造工艺创建的最小组件)减小。该按比例缩小工艺通常通过增加产品效率和降低相关成本提供优点。

随着半导体器件尺寸继续收缩，软错误率(soft error rate，SER)可能成为问题。软错误是由器件中的错误或不正确信号(例如，由噪声)导致的错误，从而导致器件的不正确操作，而器件本身可能没有缺陷。软错误率是器件遇到软错误的比率。随着半导体技术节点发展至较新一代，特别是用于根据65纳米(nm)节点及之后的节点制造的器件，用于这些器件的软错误率变得更加显著。当前半导体制造技术还没有提出减小关于较新技术节点的软错误率的有效方法。

从而，虽然用于半导体器件的软错误率减小的现有方法通常足以达到其预期目的，但是它们不能在每个方面完全令人满意。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供衬底；在所述衬底上方形成接触孔；以及使用富含¹¹B的硼材料在所述接触孔中形成导电接触件。

在该方法中，所述富含¹¹B的硼材料的¹¹B含量实际上高于硼材料的¹¹B含量。

在该方法中，所述富含¹¹B的硼材料的¹¹B含量高于约95％。

在该方法中，以所述导电接触件包括钨的方式实施形成所述导电接触件。

在该方法中，形成所述导电接触件包括：使用所述富含¹¹B的硼材料形成含钨种子层。

在该方法中，形成所述导电接触件包括：通过原子层沉积(ALD)工艺在所述接触孔中形成含钨种子层；其中，在所述ALD工艺中将所述富含¹¹B的硼材料用作前体。

在该方法中，形成所述导电接触件进一步包括：在所述ALD工艺之后，实施化学汽相沉积(CVD)工艺，所述CVD工艺在所述含钨种子层上方形成钨材料。

在该方法中，实施所述方法作为属于90-纳米技术节点以下的技术节点的制造工艺的一部分。

该方法进一步包括：在形成所述接触孔之前，至少部分在所述衬底中形成晶体管，所述晶体管具有沟道区；其中，以导电接触件与所述沟道区间隔小于约0.5微米的方式实施形成所述导电接触件。

根据本发明的另一方面，提供了一种方法，包括：提供衬底；在所述衬底上方形成互连结构的一部分，所述互连结构的一部分具有开口；获得基本上没有¹⁰B同位素的含硼气体；以及用导电材料填充所述开口以形成接触件，使用所述含硼气体实施填充。

在该方法中，所述含硼气体包含¹¹B同位素，并且其中，所述硼中的所述¹¹B同位素的浓度大于约99.7％，并且其中，所述硼中的所述¹⁰B同位素的浓度小于约0.3％。

在该方法中，以所述接触件是钨塞的方式实施填充所述开口。

在该方法中，填充所述开口包括：使用原子层沉积(ALD)工艺在所述开口中形成种子层，在所述ALD工艺中将所述含硼气体用作前体；以及使用化学汽相沉积(CVD)工艺在所述种子层上方形成钨材料。

该方法进一步包括：在形成所述互连结构之前，至少部分地在所述衬底中形成晶体管；其中，将所述导电接触件形成为距离所述晶体管的沟道区小于约0.5微米。

根据本发明的又一方面，提供了一种半导体器件，包括：衬底；互连结构，形成在所述衬底上方；以及导电接触件，形成在所述互连结构中，所述导电接触件具有包括钨和硼的材料成分，其中，所述硼是富含¹¹B的硼。