[发明专利]利用微处理器在闪存中储存数据的方法

说明书

本申请是申请日为2005年9月5日、申请号为200510103650.X、发明名称为“数据的储存结构与方法”的申请的分案申请。

技术领域

本发明涉及一种数据储存结构与方法，特别涉及一种应用于闪存(flash memory)中的可改善数据存取效能与错误涵盖率的数据储存结构与方法。

背景技术

现今将闪存大量应用于消费性电子产品的趋势，已然越来越明显。但是，因受限于闪存的顺序存取设计结构，除非闪存本身能提供部分读(partial read)与部分写(partial write)功能以提高存取效能，否则以目前公知存取闪存中数据的储存结构与存取方法，皆无法明显有效提高存取效率。这种情形，在越来越讲求高速数据处理的时代，显然仍存有相当大的改进空间。

闪存的数据存取，通常是以一个基本存取数据页(page)作为基本的数据存取单位。其中，考虑闪存的容量大小不同，基本存取数据页的存取数据内容即会跟着有所不同。举例而言，针对低容量的闪存，其基本存取数据页(简称512pages)的存取数据内容可为：(512bytes+16bytes)；其中，512bytes指所有数据区段字节的总字节数，而16bytes则用来作为储存数据校正字节之用。当然，目前产生数据校正字节的较常使用方式，是依据数据区段字节的内容，通过算法而计算出错误修正码(Error Correction Code，ECC)，但是实际实施方式应不限于此。至于高容量的闪存，其基本存取数据页(简称为2k pages)的存取数据内容则可为：(2k bytes+64bytes)；其中，2k bytes指所有数据区段字节的总字节数，而64bytes则用来作为储存数据校正字节之用。

请参阅图1，其为公知存取闪存中数据的储存结构示意图。也就是说，图1所示为包含有四组数据区段字节S11～S14与四组数据校正字节E11～E14的一基本存取数据页P1的储存结构示意图。其中，所述四组数据区段字节S11～S14用以表示闪存的四组储存数据。另外，根据所述四组数据区段字节S11～S14的储存内容，以通过可产生错误修正码，抑或其它可用以检测或更正数据传输或储存错误的算法(其皆为一公知技术)，而分别产生出相对应的所述四组数据校正字节E11～E14。因此，如以2k pages形式的基本存取数据页为例，则所述四组数据区段字节S11～S14中的任一组数据区段字节的储存容量，即应分别为512bytes，而所述四组数据校正字节E11～E14中的任一组数据校正字节的储存容量，则应分别为16bytes。另外，图1没有示出的，还包括有一数据存取缓冲器，以供自闪存内读取出数据或欲写入数据至闪存中时，提供数据于进行存取时的缓冲功能。但是，因数据存取缓冲器的具体实施结构可以是一般公知缓存器，故在此不再予以赘述。

图1所示储存结构的缺点在于，因所述四组数据区段字节S11～S14与所述四组数据校正字节E11～E14，被依序地安排储存在左、右两边不同的储存位置。如此一来，当欲仅针对该基本存取数据页P1中某部分的数据区段字节的数据进行读取时，受限于闪存的顺序存取设计结构，且假设闪存本身未能提供部分读与部分写功能，则显然仍需将不必要的数据区段字节或数据校正字节持续读入该数据存取缓冲器内。举例而言，假设一微处理器(图中未示出)在某次工作事件(event)中，仅需要使用该第二组数据区段字节S12时，因其相对应的该第二组数据校正字节E12的储存位置被安排在该第三、第四组数据区段字节S13、S14的储存位置以及该第一组数据校正字节E11的储存位置后方。因此，当该微处理器依据闪存的数据顺序存取特性而依序地将该第一、第二组数据区段字节S11、S12读入该数据存取缓冲器后，为了要能取得该第二组数据校正字节E12，验证该第二组数据区段字节S12在数据存取过程或储存期间中是否曾发生数据错误现象，即显然需等到该第三、第四组数据区段字节S13、S14以及该第一组数据校正字节E11一并被读入后，方可取得该第二组数据校正字节E12。如此一来，以图1公知储存结构进行存取动作势必会浪费一些额外的存取时间，且该数据存取缓冲器的储存空间也至少要准备能容纳该基本存取数据页P1的所有字节总数的储存空间，方足以应付极端的实际应用例。

纵然，将图1所示的公知储存结构搭配具有部分读与部分写功能的闪存时，以上述示例而论，仍然需要至少移动一位置指针(pointer)(其用以标示数据的储存位置)两次，方可依序完成存取该第二组数据区段字节S12与该第二组数据校正字节E12的存取动作。