[发明专利]用于PMOS集成的IV族晶体管

说明书

相关申请

本申请是2010年12月21日提交的美国申请No.12/975278的部分继续申请，并要求其优先权。

背景技术

包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器及其他无源和有源电子器件的电路器件的提高的性能，通常是在这些器件的设计、制造和操作过程中考虑的主要因素。例如，在金属氧化物半导体（MOS）晶体管半导体器件（例如在互补金属氧化物半导体（CMOS）中所使用的那些）的设计和制造或形成的过程中，常常希望使得与接触部相关的寄生电阻（或者称为外电阻Rext）最小化。减小的Rext能够由相等的晶体管设计实现较高的电流。

附图说明

图1示意性地示出了包括源极和漏极尖端区的典型MOS晶体管的电阻的成分（component）。

图2是根据本发明实施例的形成IV族晶体管的方法。

图3A到3F示出了根据本发明多个实施例的在实施图2的方法时形成的结构。

图4A到4G均示出了根据本发明一个实施例形成的FinFET晶体管结构的透视图。

图5A与5B均示出了根据本发明实施例形成的纳米线晶体管结构的透视图。

图6示出了以根据本发明示例性实施例的一个或多个晶体管结构实现的计算系统。

会理解，附图不一定是按照比例绘制的，或者旨在将所要求保护的发明局限于所示出的特定结构。例如，尽管一些图形总体上表示直线、直角和平滑表面，但考虑到所用的处理设备和技术的现实世界的限制，晶体管结构的实际实施方式可以具有不太完美的直线、直角，一些特征可以具有表面拓扑，或者是非平滑的。总之，提供附图仅用于示出示例性结构。

具体实施方式

公开了用于形成IV族晶体管器件的技术，所述IV族晶体管器件具有含高浓度锗的源极和漏极区，相对于常规器件展示了减小的寄生电阻。在一些示例性实施例中，得到的晶体管结构的源极/漏极区均包括薄p型硅或锗或硅锗（SiGe）衬里层，剩余源极/漏极材料是p型锗或例如包括锗和锡的锗合金，并具有至少80原子%的锗含量（20原子%或更少的其他成分，例如锡和/或其他适合的应变诱导物）。在一些示例性情况下，可以在这个富锗层中观察到应变弛豫的证据，包括错配位错和/或穿透位错。根据本公开内容多个晶体管结构和适合的制造工艺会是显而易见的，包括平面和非平面晶体管结构（例如，FinFET和纳米线晶体管），以及应变的和未应变的沟道结构。这些技术尤其适合于实现p型MOS（PMOS）器件，但也有益于其他晶体管结构。

概述

如前解释的，通常可以通过减小器件的外电阻Rext来实现晶体管中增大的驱动电流。但如参考图1所见的，PMOS晶体管性能是器件内的多个成分电阻的函数。可以通过载流子迁移率来调节沟道电阻R1，其是沟道内压缩应变的函数。器件的外电阻Rext包括尖端电阻R2（尖端区也称为源极/漏极延伸部）、源极/漏极电阻R3和接触电阻R4（金属与半导体）。所有这些部分电阻都具有材料成分（例如，横跨分界面的能量势垒，载流子浓度和迁移率）、几何形状成分（例如，长度、宽度等）、和动态电负荷成分（电流拥塞）。

因此，根据本发明的一些实施例，以p型薄衬里和高含量锗（具有极高的p型掺杂浓度）替换源极/漏极区中通常的硅或SiGe合金材料使得外电阻成分（R2、R3和R4）最小化。另外，通过引入高压缩应变的材料，使得沟道空穴迁移率最大化，或者被增大了，从而减小了沟道电阻（R1）。减小的沟道、尖端、源极/漏极和接触电阻的净影响是对于给定电压（相对于阈值电压V_t，即V-V_t）的改进的晶体管电流。

在一些示例性情况下，薄衬里是p型掺杂的硅或锗或SiGe合金，通常小于总源极/漏极沉积层的厚度的50%。剩余源极/漏极沉积层的厚度通常大于总源极/漏极沉积层的厚度的50%，并且例如可以是p型掺杂的锗或锗合金，诸如锗:锡或锗:锡:x（其中，x例如是硅或其他少量成分或基于工艺-扩散的人工制品），其具有至少80原子%的锗和20原子%或更少的其他成分（例如，锡和/或任何其他适合的应变诱导物和/或其他少量无意的成分）。在一些特定的这种示例性实施例中，源极/漏极衬里与高浓度锗帽层的厚度比约为1:5或更小（其中，衬里构成约20%或更少的总源极/漏极沉积层厚度）。在一些这种示例性情况下，衬里的厚度是一到几个单层。