[发明专利]铜互连的制作方法有效
申请号: | 201110457762.0 | 申请日: | 2011-12-31 |
公开(公告)号: | CN103187363A | 公开(公告)日: | 2013-07-03 |
发明(设计)人: | 周鸣 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅;李时云 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 互连 制作方法 | ||
技术领域
本发明涉及半导体领域,特别涉及一种铜互连的制作方法。
背景技术
随着超大规模集成电路工艺技术的不断进步,半导体器件的特征尺寸不断缩小,芯片面积持续增大,互连引线的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻,C指电容)延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重,造成器件性能大幅度下降,已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟,现已采用了多种措施。
互连之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率,优越的抗电迁移特性和高的可靠性,能够降低金属的互连电阻,进而减小总的互连延迟效应,现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟,而寄生电容C正比于电路层绝缘介质的相对介电常数k,因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。
器件的延迟和互连的延迟共同决定着电路的最高工作频率。随着器件尺寸的不断缩小,互连延迟已经超越了器件级延迟,成为影响电路工作频率的主要因素;low-k介质的使用可以降低互连引入的寄生电容,然而其应用也带来很多其它问题,如集成问题、可靠性问题等等,同时low-k材料介电常数也将在1.5左右达到极限。预计CVD法淀积low-k材料的应用可以继续到2020年,但后Cu互连技术(包括光互连、碳纳米材料互连、空腔隔离等技术)的研发已刻不容缓。
应用到后道互连的低k材料可以极大地降低互连延迟,改善芯片性能。然而业界向低k(大致定义为体材料k≤3.0)材料的转变所花的时间比以前预计的时间要长,这是因为低k介质固有较差的机械和化学稳定性导致其装配性能较差,同时带来严峻的可靠性问题。
为了改善互连性能,早在1998年就已引入铜和二氧化硅的互连工艺,然而降低后道绝缘体介电常数的要求却一直难以实现。掺氟的二氧化硅(k=3.7)直到180nm技术代才被引入,而到90nm技术代k=2.7~3.0的绝缘材料还没有被广泛使用,这是因为利用双大马士革铜工艺对这些材料的集成中产生的可靠性和成品率问题比实际预测的更具挑战性。
发明内容
本发明的目的是提供一种铜互连的制作方法,在铜互连之间形成空气介质,以降低介电常数,降低互连延迟,改善芯片性能。
本发明的技术解决方案是一种铜互连的制作方法,包括以下步骤:
在衬底上依次沉积第一刻蚀停止层和低介电常数薄膜;
形成贯穿低介电常数薄膜和第一刻蚀停止层的多个通孔或沟槽;
在通孔或沟槽内填充形成第一铜层;
采用强氧化性的酸去除部分第一铜层,以在各个通孔或沟槽顶部形成第一开口;
稀氢氟酸溶液各向同性刻蚀低介电常数薄膜,使各个第一开口横向扩大后形成第二开口;
在第二开口内填充形成第二铜层,所述第二铜层与第一铜层构成铜互连;
采用氢气等离子体去除低介电常数薄膜;
在铜互连上沉积第二刻蚀停止层,在相邻铜互连之间形成空腔。
作为优选:所述采用强氧化性的酸去除部分第一铜层,以在各个通孔或沟槽顶部形成第一开口的步骤中还包括对上述结构表面进行氧气等离子体处理,去除低介电常数薄膜表面的碳元素。
作为优选:所述氧气等离子体处理步骤的工艺条件为:
压强:0.5-7Torr;
功率:50-1000W;
氧气流量:50-1000sccm;
氦气流量:50-1000sccm。
作为优选:所述强氧化性的酸为硝酸。
作为优选:所述强氧化性的酸为稀硫酸和双氧水。
作为优选:所述强氧化性的酸为盐酸和双氧水。
作为优选:所述低介电常数薄膜的材料为SiCOH。
作为优选:所述稀氢氟酸溶液中水和氢氟酸的体积比300∶1-1000∶1。
作为优选:所述空腔顶部的宽度为10nm-300nm。
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