[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，尤其是涉及一种具有高耐压p沟道型晶体管的半导体器件及其制造方法。

背景技术

高耐压p沟道型MIS(Metal Insulator Semiconductor：金属绝缘体半导体)晶体管是使被栅电极和漏电极夹持的区域比通常的p沟道型MIS晶体管大且降低了该区域中的p型杂质的浓度的结构的晶体管。具有这种结构的该晶体管与通常的晶体管相比缓和了栅电极与漏电极之间的电场，因此耐压变高。例如在下面的非专利文献1中公开了一种将用于取出漏电极的杂质区域设为宽度比通常情况宽的p型阱区域的结构的p沟道型MIS晶体管。在此，与漏电极相连接的p型阱区域从漏电极向栅电极侧扩展以到达在俯视观察时与栅电极重叠的位置。

非专利文献1：Aghoram U，Liu J，Chu M，Koehler AD，Thompson SE，Sridhar S，Wise R，Pendharkar S，Denison M著、“Effect of mechanical stress on LDMOSFETs：Dependence on orientation and gate bias”、(美国)、电气和电子工程师协会(IEEE)、ISPSD′09、2009年、p.220-223

发明内容

上述非专利文献1的MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管在栅电极正下方的所谓沟道区域没有注入除用于形成该晶体管的作为n型阱区域的杂质以外的特殊杂质。即，该晶体管的沟道区域是通过对栅电极施加的电压来控制载流子的状态的、所谓的表面沟道。表面沟道型的晶体管与接下来要记述的埋入沟道型的晶体管相比可靠性差，因此代替表面沟道型而使用埋入沟道型的晶体管的情况较多。

但是，高耐压p沟道型MIS晶体管与所谓的低电压MIS晶体管共用的情况较多。在此，低电压MIS晶体管是指以比高耐压p沟道型MIS晶体管等高耐压晶体管低的漏极电压进行驱动的晶体管。低电压MIS晶体管构成逻辑电路等，通过低电压MIS晶体管与高耐压晶体管的合用，提供一种能够以低功耗进行高速动作的集成电路，该逻辑电路构成半导体器件。在低电压MIS晶体管特别是具有n型栅电极的埋入沟道型元件的情况下，为了制造工艺的方便，合用的高耐压晶体管也必然要设为埋入沟道型的元件。

具有埋入沟道的MIS晶体管需要形成埋入沟道的工序，因此相应地工序数比具有表面沟道的MIS晶体管多。因此，通常在形成具有埋入沟道的MIS晶体管时，要额外准备用于形成埋入沟道的掩模。但是，存在如下情况：不额外使用掩模，而利用下面的方法来将表面沟道的MIS晶体管和埋入沟道的MIS晶体管同时形成。

例如在形成想要形成埋入沟道的p沟道型MIS晶体管的、半导体衬底的n型阱区域时，利用相同的掩模在时间上连续地形成埋入沟道。即，在形成n型阱区域之后，不更换掩模而直接连续地在阱区域上形成埋入沟道。这样，例如能够将p沟道型MIS晶体管用的n型阱区域和埋入沟道区域、以及低电压p沟道型MIS晶体管的阱区域全部用同一掩模形成。

可是，在紧接着形成n型阱区域之后连续地用相同的掩模形成p型埋入沟道的情况下，p型埋入沟道与n型阱区域相比在沿着主表面的方向上扩展的距离变短。这是因为在形成p型埋入沟道时进行离子注入的硼杂质与在形成n型阱区域时进行离子注入的磷杂质相比能量较低，从而该杂质分散的距离变短。因而，在n型阱区域中的靠近相邻的漏极区域侧的p型区域(例如低浓度p型杂质区域)的区域形成p型埋入沟道的p型杂质浓度非常低的区域。当该p型杂质浓度非常低的区域例如形成在栅电极的正下方时，在该p型杂质浓度非常低的区域形成栅极的阈值电压非常高的区域。即，有可能该p沟道型MIS晶体管的漏极电流下降、或者包含p沟道型MIS晶体管的半导体器件整体的可靠性下降。

也就是说，如果n型阱区域与p型埋入沟道如上所述那样通过同一掩模在时间上连续地形成，则有可能产生由于n型阱区域与p型埋入沟道在主表面方向上延伸的宽度不一致而引起的问题。如果将n型阱区域和p型埋入沟道通过不同的掩模在不同的工序中形成，则能够容易地规避以上的问题。但是，在这种情况下，由于要准备的掩模的张数、工序数增加，因此导致成本高。

本发明是鉴于以上的问题而完成的。其目的在于提供一种不增加工序数、成本就形成了可靠性高的高耐压p沟道型晶体管的半导体器件及其制造方法。