[发明专利]高-介电系数金属闸极装置

说明书

技术领域

背景技术

半导体装置持续改善来增进装置效能。例如，晶体管装置包含闸极堆栈在半导体基板上。所述闸极堆栈包含在闸极介电层上的闸极电极。较小的装置与缩小的基本规则是促进效能与降低成本的重点。当装置缩小，技术变得复杂，以及需要改变装置结构与新的制造方法，来维持一代装置至下一代装置的预期效能。

在标准CMOS装置中，多晶硅(poly-Si)是使用的标准闸极材料。使用poly-Si闸极制造CMOS装置的技术发展已经是稳定状态，并且poly-Si广泛使用在半导体产业中。然而，有关于使用poly-Si闸极的问题。例如，由于多晶硅空乏效应(poly depletion effect)以及相对的高薄层电阻(electrical sheet resistance)，通常CMOS装置中使用的poly-Si闸极成为次微米世代装置芯片效能的妨碍因子。poly-Si闸极的另一问题是poly-Si闸极中的掺质，例如硼，容易扩散通过闸极介电，造成装置效能更加退化。

在次微米世代装置中，维持效能改善有相当的困难。因此，改善效能且不缩小尺寸的方法已经成为有利的选择。很有希望的方法是用更高的闸极介电电容，而不需要制造实际较薄的闸极介电。这方法涉及使用高K材料。这材料的介电常数高于二氧化硅(SiO₂)。高介电系数(high-K)材料明显比SiO₂厚，且具有较低的氧化层等效厚度(EOT)值。如此技艺已知的EOT是指SiO₂层的厚度，每单位面积具有与介电层相同的电容。然而，有关于使用所述高K材料的问题。例如，扩散至高介电系数材料的任何氧气造成不想要的介电成长。这是不受欢迎的，因为造成的厚度变化会造成装置的整体几何与一致性明显受损。再者，增加的闸极介电厚度降低汲极电流，并且也限制闸极长度大小。

发明内容

本申请揭露形成半导体装置的方法。所述方法包含提供基板。所述方法更包含在所述基板上形成具有闸电极的闸极堆栈，包含形成金属闸电极层，在所述金属闸电极层的顶部形成缓冲闸电极层，以及在所述金属闸电极层上形成具有多硅合金的顶部闸电极层。

在另一实施例中，描述形成半导体装置的方法。所述方法包含提供基板。所述方法更包含在所述基板上，形成具有闸电极的闸极堆栈，包含形成金属闸电极层，以及在所述金属闸电极层上，形成具有多硅合金的顶部闸电极层。

在另一实施例中，揭露半导体装置。所述半导体装置包含基板以与门极堆栈，所述闸极堆栈具有在所述基板的顶部上的闸电极。所述闸电极包含金属闸电极以及顶部闸电极，所述顶部闸电极具有在所述金属闸电极上的多硅合金。

参考以下描述与附随图式，可了解本申请揭露的这些与其它目的以及优点与特征。再者，应了解本申请描述不同实施例的特征不会互相排除，并且可存在不同的组合与交换。

附图说明

在图式中，在不同图式里相同的参考符号通常是指相同部分。同样地，图式不需要照比例，而是强调本发明的原理。参考图式，本申请的实施例描述如下。

图1a-b是不同装置实施例的横切图。

图2a-e说明形成装置实施例的程序。

图3a-d说明形成另一装置实施例的程序。

图4说明量测不同Ge量的SiGe膜阻抗的实验结果。

图5说明不同退火温度，量测SiGe膜阻抗的实验结果。

具体实施方式

实施例通常是关于半导体装置。一些实施例关于具有相同闸极氧化物厚度。例如，所述装置可并入独立装置或是IC，例如微控制器或芯片上系统(SoCs)。例如，所述装置或IC可合并或使用于电子产品、计算器、移动电话以及个人数字助理(PDAs)。所述装置也可并入其它产品形式。

图1a-b说明不同实施例中一部分装置100的横切图。参阅图1a，图式说明基板105。所述基板例如是半导体基板，例如硅基板。在一实施例中，所述基板包括p-型掺杂基板。例如，所述p-型掺杂基板是轻掺杂的p-型基板。也可使用其它形式的半导体基板，包含III-IV族扁基板，或是未掺杂或用相同或不同掺质形式掺杂的基板，例如绝缘体上硅(SOI)、硅化锗或锗。提供其它形式的基板也有帮助。

所述基板包含装置区域110。例如，所述装置区域被隔离区域180包围。所述隔离区域隔开所述装置区域与基板上的其它装置区域(未显示)。例如，所述隔离区域是浅沟渠隔离(STI)区域。也可使用其它形式的隔离区域。例如，所述STI区域延伸至深度约300nm。提供延伸至其它深度的STI也有帮助。