[发明专利]去除栅极边墙下残留多晶硅的干法刻蚀方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种去除栅极边墙下残留多晶硅的干法刻蚀方法。

背景技术

为了提高经济型SiGe BiCMOS(锗硅-双极性晶体管-互补型金属氧化场效应管)的集成度，需要在SiGe BiCMOS结构中加入源漏多晶硅(SD POLY)结构，同时，为了能够减少成本，源漏多晶硅和用于连接基区多晶硅和发射极多晶硅的多晶硅引线回路(RUNNER POLY)将使用同一层多晶硅。由于源漏多晶硅必须和硅基板的有源区(active area，AA)直接接触，因此，在淀积源漏多晶硅和多晶硅引线前，必须先去除有源区上的氧化膜。由于用干法刻蚀有源区的氧化膜会损伤到其它结构而造成器件失效，而用湿法刻蚀氧化膜对其它材料的刻蚀几乎为零，即选择比非常高，因此，必须通过湿法刻蚀的方法去除有源区上的氧化膜。但是，在湿法刻蚀氧化膜时，栅极边墙下会留下凹口(NOTCH)，在后续淀积源漏多晶硅和多晶硅引线时，凹口内也会同样淀积多晶硅，如图1所示。

典型的多晶硅引线回路刻蚀工艺(在源漏多晶硅制作完成后)，通常包括以下工艺步骤，如图2所示：

1)刻蚀底部抗反射层。若源漏多晶硅制作过程中没有涂布底部抗反射层，则这一步骤可以省略。

2)刻蚀自然氧化层。

3)各向异性地刻蚀多晶硅，形成多晶硅引线。

4)多晶硅过刻蚀，将凹口以外区域的残留多晶硅刻蚀掉。

上述工艺方法的缺陷是，无法清除凹口内残留的多晶硅，这会影响器件的电学性能。

发明内容

本发明要解决的技术问题是提供一种去除栅极边墙下残留多晶硅的干法刻蚀方法，它可以提高器件的电学性能。

为解决上述技术问题，本发明的去除栅极边墙下残留多晶硅的干法刻蚀方法，是在常规的多晶硅引线干法刻蚀工艺流程的末尾，增加一步多晶硅的各向同性过刻蚀，将栅极边墙下的凹口内残留的多晶硅刻蚀掉。

较佳的，在上述各向同性过刻蚀步骤完成后，还可以再重复做一次普通的多晶硅过刻蚀。

本发明通过在常规的多晶硅引线回路干法刻蚀工艺最后，加入一步对氧化膜选择比较高，多晶硅刻蚀速率很高的各向同性刻蚀工艺步骤，彻底清除了栅极边墙下凹口内的多晶硅残留，从而提高了器件的电学性能和产能。

附图说明

图1是用现有工艺制作源漏多晶硅和多晶硅引线，在完成多晶硅淀积后，栅极边墙下残留多晶硅的SEM(电子扫描显微镜)图。

图2是现行典型的多晶硅干法刻蚀工艺流程图。

图3是用本实施例的方法改进后的多晶硅引线回路干法刻蚀工艺流程图。

图4是用图3的工艺形成多晶硅引线回路后，在栅极边墙下无残留多晶硅的SEM图。

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现以本发明在SiGe BiCMOS制程中的应用为例，结合图示的实施方式，对本发明的技术方案详述如下：

在该SiGe BiCMOS制程中，源漏多晶硅和多晶硅引线回路使用了同一层多晶硅。在完成源漏多晶硅的制作工艺后，本实施例按照以下步骤进行多晶硅引线的刻蚀：

步骤1，刻蚀底部抗反射层。刻蚀气体采用以Cl₂(氯气)、CF₄(四氟化碳)或HBr(溴化氢)为主的混合气体，并采用低压(1～15毫托)、低上部电极功率(100～300瓦)、低下部电极功率(20～100瓦)，刻蚀时间是消耗完底部抗反射层的时间再加上30％～50％的刻蚀时间。

步骤2，刻蚀自然氧化层。刻蚀气体以CF₄为主，也可加入氧气，以减少对多晶硅表面的损伤。由于自然氧化层很薄，刻蚀时间比较短促，一般在5～20秒左右。压力较低(2～15毫托)，上部电极功率150～300瓦，下部电极功率为90～200瓦。

当步骤1的刻蚀气体也以CF₄为主时，可以省略步骤2，即同时进行底部抗反射层和自然氧化层的刻蚀。

步骤3，用各向异性较强的刻蚀条件进行多晶硅的主刻蚀，形成多晶硅引线回路的轮廓。