[发明专利]半导体器件和制造半导体器件的方法

说明书

相关申请的交叉引用

包括说明书、附图、以及摘要的2010年11月18日提交的日本专利申请No.2010-257950的全部内容通过引用整体合并于此。

技术领域

本发明涉及一种半导体器件和制造半导体器件的方法。

背景技术

已知形成在相同衬底上的具有异质双极晶体管(在下文中有时简单地称为异质结双极晶体管(HBT))的双极场效应晶体管(BiFET)器件和场效应晶体管(在下文中有时简单地称为FET)。

通过使用其中制造HBT的半导体外延层和制造FET的半导体外延晶圆形成在相同化合物半导体衬底(诸如GaAs衬底)上的外延晶圆制造BiFET器件。通过使用包含在外延晶圆中作为蚀刻停止层的InGaP层的选择性湿蚀刻形成用于布置FET的栅极的凹部。与使用AlGaAs层作为蚀刻停止层的现有方法相比较，该方法具有下述优点：能够简单地控制蚀刻停止位置并且能够一次加工大量的晶圆。

美国专利特开No.2007/0278523公开了利用InGaP层作为蚀刻停止层的BiFET。如美国专利特开No.2007/0278523的图1中所示，缓冲层、n⁺-AlGaAs掺杂层、AlGaAs间隔层、未掺杂的InGaAs沟道层、AlGaAs间隔层、n⁺-AlGaAs掺杂层、AlGaAs势垒层、InGaP蚀刻停止层、n⁺-GaAs欧姆接触层、InGaP蚀刻停止层、n⁺-GaAs子集电极层、n⁺-GaAs集电极层、p⁺-GaAs基极层、n-InGaP发射极层、n-GaAs发射极层、以及n⁺-InGaAs发射极接触层连续地形成在半绝缘GaAs衬底上面的外延晶圆层上。通过蚀刻、电极的形成、以及绝缘膜的形成的步骤来制造在美国专利特开No.2007/0278523的图4中示出的BiFET器件。在附图中公开的FET部分使用其中未掺杂的InGaAs层用作高迁移率沟道层的HEMT(高电子迁移率晶体管)结构。

日本未经审查的专利申请公开No.2009-224407公开了其中双极晶体管(HBT)和异质结场效应晶体管(HFET)形成在相同衬底上的BiHFET器件。在日本未经审查的专利公开No.2009-224407中公开的器件具有InGaP蚀刻停止区域106。然而，日本未经审查的专利公开No.2009-224407没有具体地公开在HFET区域中形成凹部时的蚀刻停止层。

日本未经审查的专利公开No.2008-60397、2007-157918、以及2002-184787公开一种关于单FET的技术。Proc.CS MANTECH Conf.，pp.281-284(2010)公开了高电子迁移率沟道晶体管(HEMT)的沟道电子迁移率在用于BiFET的外延晶圆中劣化。作为还没有特开但是涉及BiFET的技术，提出了日本专利申请No.2010-143647(鉴于本申请，日本专利申请No.2010-143647不是现有技术)。

发明内容

本发明人发现BiFET器件涉及与通过相同的蚀刻工艺制造的单FET(即，其中HBT没有形成在衬底上而是仅FET形成在衬底上的器件)相比较具有较高的导通电阻的问题。为了研究包括在BiFET器件中的FET的导通电阻高于单FET的导通电阻的原因，本发明人已经进行如下面将会描述的评估/研究。

作为美国专利特开No.2007/0278523的图4中示出的BiFET器件中的FET的导通电阻值，获得2.0 to 2.5Ωmm的值。这是比从其中仅FET外延层形成在GaAs衬底上的外延晶圆制造的FET(在下文中有时简单地称为单FET)的1.5Ωmm的导通电阻高了0.5 to 1.0Ωmm的值。相关领域中的其它公司已知的是，高电子迁移率沟道晶体管(HEMT)的沟道中的电子迁移率在用于BiFET的外延晶圆中劣化，并且在Proc.CS MANTECH Conf.，pp.281-284(2010)中也有这样的报道。当评估美国专利特开No.2007/0278523的图4中示出的BiFET外延晶圆的FET沟道层中的电子迁移率时，获得6400cm²/V·秒的值，其是与用于其中仅FET外延结构生长在GaAs衬底上的FET的沟道中的电子迁移率的6500cm²/V·秒基本上相同的值。因此，不能够认为沟道层中的电子迁移率的劣化可以增加导通电阻。