[发明专利]非易失性存储器设备及其读取方法和存储器系统

权利要求书

1.一种读取非易失性存储器设备的方法，包括：

接收读取命令；

接收地址；

检测读取使能信号的跃迁；

基于所述读取使能信号的跃迁来生成选通信号；

读取与所接收的地址对应的数据；以及

在所述选通信号来回切换预定次数后，输出所读取的数据，

其中，在接收读取命令和地址时所述读取使能信号保持恒定；以及

在接收到读取命令和地址之后读取使能信号来回切换。

2.根据权利要求1所述的方法，其中，输出所读取的数据包括：

根据所述读取使能信号的来回切换来生成被延迟的时钟；以及

与所延迟的时钟同步地输出所读取的数据。

3.根据权利要求2所述的方法，其中，所述被延迟的时钟与所述来回切换的读取使能信号的上升沿或下降沿同步。

4.根据权利要求2所述的方法，其中，利用由延时选项确定的时序来生成所述被延迟的时钟。

5.根据权利要求1所述的方法，其中，读取与所接收的地址对应的数据包括：

基于所接收的地址来生成至少一个伪地址；

读取与所述至少一个伪地址对应的数据；以及

读取与所接收的地址对应的数据。

6.根据权利要求5所述的方法，其中，输出所读取的数据包括：

在输出与所述至少一个伪地址对应的数据后，输出与所接收的地址对应的数据。

7.根据权利要求5所述的方法，其中，生成至少一个伪地址包括读取先前存储的地址。

8.根据权利要求5所述的方法，其中，使用所接收的地址中的至少一个来执行生成所述至少一个伪地址。

9.一种非易失性存储器设备，包括：

存储器单元阵列；

地址解码器，所述地址解码器响应于所接收的地址来选择所述存储器单元阵列的字线；

时钟生成器，所述时钟生成器基于读取使能信号来生成时钟；

读取和写入电路，所述读取和写入电路从所述存储器单元阵列读取与所接收的地址对应的数据，并且响应于所述时钟来传送所读取的数据；以及

输入/输出驱动器，所述输入/输出驱动器响应于所述读取使能信号来输出选通信号，并且输出从所述读取和写入电路传送的所读取的数据，

其中，在所述选通信号来回切换预定次数后，输出所读取的数据，

其中，在接收读取命令和地址时所述读取使能信号保持恒定；以及

在接收到读取命令和地址之后读取使能信号来回切换。

10.根据权利要求9所述的非易失性存储器设备，其中，所述时钟生成器被配置成在所述选通信号来回切换预定次数后生成所述时钟。

11.根据权利要求9所述的非易失性存储器设备，其中，所述时钟生成器包括：

时钟控制器，所述时钟控制器生成与被来回切换的所述读取使能信号的上升沿同步地激活的多个上升掩码信号；以及

时钟生成电路，所述时钟生成电路与所述多个上升掩码信号同步地生成所述时钟。

12.根据权利要求11所述的非易失性存储器设备，其中，所述时钟控制器包括多个触发器，所述多个触发器串联连接并且与被来回切换的所述读取使能信号的上升沿同步地操作，并且

其中，所述多个触发器当中的第一触发器具有与电源电压连接的输入节点，并且所述第一触发器的输入节点和所述多个触发器的输出节点上的信号被用作所述上升掩码信号。

13.根据权利要求11所述的非易失性存储器设备，其中，所述时钟生成电路包括：

触发器；以及

解码器，所述解码器响应于所述上升掩码信号中的一个将所述触发器的输入节点与所述触发器的输出节点或反相输出节点电连接，其中，所述触发器的所述输出节点的信号被提供为所述时钟。

14.根据权利要求11所述的非易失性存储器设备，进一步包括程序电路，所述程序电路存储和输出用于选择所述多个上升掩码信号中的一个的延时选项。

15.根据权利要求12所述的非易失性存储器设备，其中，响应于芯片使能信号的激活来复位所述多个触发器。