[发明专利]形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法及形成结构

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法以及由该方法形成的结构。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（堆叠电容或者深沟槽式电容）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容式DRAM（Capacitorless DRAM）将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中1T-DRAM（One Transistor Dynamic Random Access Memory）因其单元尺寸只有4F²而成为目前无电容式DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。

目前，研究得最多的1T-DRAM是基于SOI（Silicon-on-Insulator）的结构，由于埋氧层的存在，可以有效实现体区孔穴积累，增大了“0”和读“1”之间输出电流差额，即可增大了信号裕度（margin）。但基于SOI结构的1T-DRAM主要存在以下两方面问题：

1、体区电势变化受体区与源区的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小。

2、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

本发明针对现有VLSI技术中高性能嵌入式DRAM领域具有良好发展前景的无电容式1T-DRAM单元结构，提出一种基于P-SiGe体区+ N⁺-SiC源区 + N⁺-SiGe 漏区的1T-DRAM单元工艺制备方法以及形成的1T-DRAM单元。可以有效抑制“1”状态时体区孔穴通过源体PN结流失，从而有效增大1T-DRAM的状态停留时间（retention time）。

为了实现上述目的，本发明提供一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法，其特征在于，包括以下顺序步骤：

步骤1：在SOI晶片上淀积一层硬掩膜层，对所述硬掩膜层进行光刻和刻蚀，在硬掩膜层上形成第一开口，所述第一开口中暴露出P型硅层；

步骤2：对第一开口中暴露出的P型硅层进行刻蚀，刻蚀至埋氧层上仅存一薄层P型硅层为止；

步骤3：对第一开口内进行SiGe选择性外延生长，使第一开口内生长满Si_1-xGe_x层，其中X为介于1和0之间且不包括0的数字；

步骤4：刻蚀去除硬掩膜层，对整个晶片表面进行全局化的氧化处理，待Si_1-xGe_x层中锗含量达到设定摩尔比后停止氧化；

步骤5：刻蚀除去由于氧化在P型硅板上形成的SiO₂层，优选地，在露出P型硅片和P-SiGe层的表面外延一层Si薄膜层；