[发明专利]CMOS晶体管及制作方法、NMOS晶体管及制作方法

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及一种CMOS晶体管及制作方法、NMOS晶体管及制作方法。

背景技术

集成电路尤其超大规模集成电路的主要器件是金属-氧化物-半导体场效应晶体管(MOS晶体管)。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸发展已进入45纳米范围，在此尺度下，各种因为器件的物理极限所带来的二级效应逐渐不可避免，器件的特征尺寸按比例缩小变得越来越困难。其中，在MOS晶体管器件及其电路制造领域，最具挑战性的是传统CMOS工艺在器件按比例缩小过程中由于多晶硅、SiO₂或者SiON栅介质层厚度减小所带来的从栅极向衬底的漏电流问题。

当前在CMOS工艺中已提出的解决方法是，采用高K(介电常数)栅介质材料代替传统的SiO₂栅介质，并使用金属作为栅电极与之匹配以避免栅极损耗以及硼渗透所导致的漏电流问题。目前高K栅介质材料的研究已经较为成熟，多选用铪基材料(如HfO₂等)，而位于栅介质层上的栅电极的材料选择及其制备工艺尚不成熟。

目前现有的一种金属栅电极的制备技术为：使用功函数可调的两种金属，分别作为CMOS工艺中NMOS晶体管以及PMOS晶体管的栅电极，这样形成的CMOS器件因为具备更优异的器件性能，且易于与现有的CMOS工艺兼容而被业界所广泛接受。

现有技术中金属栅极的制作方法主要分为先栅极(Gate-first)和后栅极(Gate-last)两种。其中，后栅极制作工艺比较复杂，且芯片的管芯密度同等条件下要比先栅极制作工艺低，具体可参考美国专利US6586288公开的一种CMOS工艺中金属栅电极的形成方法。而先栅极制作工艺的关键问题在于控制PMOS晶体管的门限电压。

通过使晶体管的金属栅极处于各自的功函数范围内，最终可以使得晶体管达到其预期的门限电压Vt。为了得到门限电压Vt，PMOS晶体管中金属栅极的功函数范围可以位于4.8eV～5.1eV之间，NMOS晶体管中金属栅极的功函数范围可以位于4.0eV～4.3eV左右。

图1所示为一种现有技术的CMOS晶体管的结构示意图，所述CMOS晶体管包括：NMOS晶体管和PMOS晶体管，其中：

所述NMOS晶体管包括：位于所述半导体衬底中NMOS晶体管区域11中的第一源区61和第一漏区71；位于所述NMOS晶体管区域11上的第一栅极结构，所述第一栅极结构包括：位于所述NMOS晶体管区域11上的高K介质的第一栅介质层21，位于所述第一栅介质层21上的第一功函数金属层31，所述第一功函数金属层31的材料为氧化镧(LaO)，位于所述第一功函数金属层31上的第一多晶硅层41；位于所述第一栅极结构周围的第一侧墙51；

所述PMOS晶体管包括：位于所述半导体衬底中PMOS晶体管区域12中的第二源区62和第二漏区72；位于所述PMOS晶体管区域12上的第二栅极结构，所述第二栅极结构包括：位于所述PMOS晶体管区域12上的高K介质的第二栅介质层22，位于所述第二栅介质层22上的第二功函数金属层32，所述第二功函数金属层32的材料为氧化铝(Al₂O₃)，位于所述第二功函数金属层32上的第二多晶硅层42；位于所述第二栅极结构周围的第二侧墙52；

所述NMOS晶体管区域11和所述PMOS晶体管区域12通过浅沟槽隔离结构13进行隔离。

上述晶体管结构中，PMOS晶体管通过所述第二功函数金属层32(即：氧化铝)进行功函数调节，NMOS晶体管通过所述第一功函数金属层31(即：氧化镧)进行功函数调节，从而使得PMOS晶体管和NMOS晶体管分别达到各自的门限电压。

当采用先栅极工艺制作图1所示的CMOS晶体管时，主要包括以下步骤：

提供半导体衬底，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域，所述NMOS晶体管区域和所述PMOS晶体管区域通过一个浅沟槽隔离结构进行隔离；

在所述半导体衬底上形成高K介质的栅介质层；

在所述栅介质层上沉积形成氧化铝层，且去除所述NMOS晶体管区域对应的氧化铝层；

沉积形成覆盖所述氧化铝和所述栅介质层的氧化镧层，且去除所述氧化铝层上对应的氧化镧层；

在剩余的所述氧化铝层和剩余的所述氧化镧层上形成多晶硅层；