[发明专利]垂直双栅极电路结构

说明书

技术领域

本发明涉及一种具有垂直双栅极的电路结构，且特别涉及一置于动态随机存取存储器中具有凹式垂直双栅极和垂直导体柱的电路结构。

背景技术

半导体工艺技术在过去四十年来根据摩尔定律一路将尺寸缩小，而缩小工艺尺寸产生了许多小尺寸元件物理上的限制。动态随机存取存储器(DRAM)为典型受到缩小尺寸冲击的元件，例如其通道长度的缩短。当DRAM通道长度被缩短以增进操作速度及元件密度，短通道效应(short channel effect)因而产生。一个伴随短通道效应的物理现象为次临界漏电流(sub threshold current leakage)；另一个伴随短通道效应的公知物理现象为临界电压的漂移。漏极感应势垒降低(drain-induced barrier lowering)造成前述第一个物理现象，当栅极电压低于临界电压时，势垒(potential barrier)的降低即允许漏极和源极间的导通；对于栅极电压感应电荷的不精准预测反映在前述第二个物理现象，临界电压漂移造成元件操作控制困难及次临界漏电流的的产生。更甚，小尺寸元件需要严格及精准的工艺技术以达到品管标准，因此工艺参数的自由度非常狭窄，也增加了工艺的困难度。

图1显示一具有现有技术中的栅极结构的DRAM单元的剖面图。两个源极13和一个漏极15置放在一半导体基板11中。一现有技术中的栅极17被一侧壁边衬19围绕，且被一薄氧化层18隔绝于该半导体基板11。图1中两栅极、两漏极、以及一源极形成一有源区，该有源区进一步被浅沟渠隔离(STI)12分离。一双箭头14标示出该电路结构的通道长度，当DRAM尺寸缩小，该通道长度也一并缩短，因此有必要设计一种新的栅极结构以避免短通道效应。许多电路结构设计曾经尝试减低次临界漏电流及临界电压的漂移对元件的影响，诸如：凹陷式栅极结构用来增加通道长度；具有通道高浓度离子布植的元件用来增加临界电压。然而，纵使通道高浓度离子布植增加了临界电压，却不可避免地牺牲了绝缘层的结构完整性，因此元件更易达到崩溃电压。

发明内容

为解决现有技术中的上述问题，本发明提供了一种电路结构。

本发明提供了一种电路结构，包含：具有一凹槽的一半导体基板；置于该凹槽中的一第一绝缘层；置于该凹槽下半部的一底部导体，该底部导体经由多个长垂直导体柱连结至一外部偏压；置于该凹槽上半部的一顶部导体，该顶部导体连结至多个短垂直导体柱，且该顶部导体的顶部表面高于该具有一凹槽的半导体基板的表面；以及置于该底部导体及该顶部导体中间的一第二绝缘层。

附图说明

图1显示一具有现有的栅极结构的DRAM单元的剖面图；

图2为根据本发明一实施例的一DRAM电路结构俯视图，包含多个横向字符线、多个纵向位元线、及多个有源区；

图3为沿着图2中剖面线1-1的剖面图；

图4为沿着图2中剖面线2-2的剖面图。

附图标记说明如下：

1-1、2-2：剖面线                10：DRAM单元

11：半导体基板                  12：浅沟渠隔离

13：源极                        14：双箭头

15：漏极                        17：栅极

18：栅极氧化物                  19：侧壁边衬

20：电路结构                    21：半导体基板

22、22′：浅沟渠隔离            23：第一导电区

24：导电通道                    25：第二导电区

23′、25′、27′：凹槽          27：垂直双栅极

27a：底部导体                   27b：顶部导体

27c：第一绝缘层                 27d：第二绝缘层

27e：侧壁边衬                   27L：长边

27S：短边                    27R：凹陷

29、46：有源区               35：介层介电质

42：位元线                   44：字符线

44a′：第一电极              44b′：第二电极

44a：长垂直导体柱、第一导体柱