[发明专利]具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元

说明书

技术领域

本发明涉及具有浮栅和耦合栅的非易失性存储器单元，其中浮栅与耦合栅之间的耦合比增加。

背景技术

具有其上存储电荷的浮栅的非易失性存储器单元是本领域众所周知的。参照图1，示出现有技术的非易失性存储器单元10的截面图。存储器单元10包括第一导电类型、如P型的半导体衬底12。在衬底12的表面处或附近是第二导电类型、如N型的第一区域14。与第一区域14间隔开的是也为第二导电类型的第二区域16。在第一区域14与第二区域16之间是沟道区18。由多晶硅制成的字线20定位在沟道区18的第一部分之上。字线20通过(二)氧化硅层22与沟道区18间隔开。与字线20紧邻但间隔开的是浮栅24，浮栅24也由多晶硅制成，并且定位在沟道区18的另一部分之上。浮栅24通过通常也为(二)氧化硅的另一个绝缘层30与沟道区18分隔。也由多晶硅制成的耦合栅26定位在浮栅24之上，并且通过另一个绝缘层32与其绝缘。在浮栅24的另一侧并且与其间隔开的是也由多晶硅制成的擦除栅28。擦除栅28定位在第二区域16之上，并且与其绝缘。擦除栅28也与耦合栅26紧邻但与其间隔开以及与耦合栅26的另一侧紧邻。擦除栅28在浮栅24之上具有小突出端。在存储器单元10的操作中，浮栅24上存储的电荷(或者浮栅24上不存在电荷)控制第一区域14与第二区域16之间的电流流动。在浮栅24上具有电荷的情况下，对浮栅24编程。在浮栅24上没有电荷的情况下，擦除浮栅24。在USP 7868375和USP 6747310中全面公开存储器单元10，通过引用将其公开完整地结合到本文中。

存储器单元10操作如下。在编程操作期间，当电荷存储在浮栅24上时，将脉冲形式的第一正电压施加到字线20，从而使字线20之下的沟道区18的部分导电。将也采取脉冲形式的第二正电压施加到耦合栅26。将也采取脉冲形式的第三正电压施加到擦除栅28。将也采取脉冲形式的电压差分(voltage differential)施加在第一区域14与第二区域16之间。第一正电压、第二正电压、第三正电压和电压差分全部实质同时施加，并且实质同时终止。来自第一区域14的电子被吸引到第二区域16处的正电压。随着它们接近浮栅24，它们遭遇由施加到耦合栅26和擦除栅28的电压所引起的电场的突增，从而使电荷注入到浮栅24上。因此，编程通过热电子注入的机制来进行。

在擦除操作期间，在从浮栅24去除电荷时，将高正电压施加到擦除栅28。能够将地电压施加到耦合栅26和/或字线20。通过经由浮栅24与擦除栅28之间的绝缘层的隧穿，浮栅24上的电荷被吸引到擦除栅28。具体来说，浮栅24可采用面向擦除栅28的锐尖来形成，由此便于电子通过尖以及通过浮栅24与擦除栅28之间的绝缘层从浮栅24到擦除栅28上的福勒-诺德海姆隧穿。如USP 7868375和USP 6747310中所公开，可能有利的是在浮栅24的侧壁与浮栅24的顶面之间具有锐边或尖，使得电子可更易于在擦除操作期间从浮栅24隧穿到擦除栅28。

在读操作期间，将第一正电压施加到字线20，以便使字线20之下的沟道区18的部分导通。将第二正电压施加到耦合栅26。将电压差分施加到第一区域14和第二区域16。如果对浮栅24编程，即，浮栅24存储电子，则施加到耦合栅26的第二正电压无法胜过(overcome)浮栅24上存储的负电子，并且浮栅24之下的沟道区18的部分仍保持未导电。因此，没有电流或最小电流量会在第一区域14与第二区域16之间流动。但是，如果没有对浮栅24编程，即，浮栅24保持为中性或者也许甚至存储部分空穴，则施加到耦合栅26的第二正电压能够使浮栅24之下的沟道区18的部分导电。因此，电流会在第一区域14与第二区域16之间流动。

从前面的操作能够看到，重要参数之一是耦合栅26与浮栅24之间的耦合比。例如，在编程操作期间，将编程脉冲施加到与浮栅电容耦合的耦合栅26。在图1所示的现有技术存储器单元10中，浮栅24的上表面具有平坦轮廓，其中耦合栅26的下表面具有相同平坦轮廓。当缩放存储器单元10、即缩小其几何尺寸时，耦合栅26与浮栅24之间的电容耦合的范围减小。因此，为了继续具有有效操作，希望增加耦合栅26与浮栅24之间的耦合比，而没有增加浮栅24或耦合栅26的尺寸。

发明内容