[发明专利]半导体器件的高接合线厚度

说明书

相关申请的交叉参考

本专利申请要求2010年9月22日提交的美国申请第12/887,821号的优先权，其全部内容结合于此以供参考。

技术领域

本申请主要涉及半导体器件和制造半导体器件的方法。特别地，本申请涉及在制造半导体器件和芯片封装件中使用的芯片附接方法(die attachmethod)以及通过这些方法得到的半导体器件。

背景技术

通常，在半导体器件制造期间，可将一个或多个包含集成电路的芯片接合(或附接)至引线框架(leadframe)的芯片附接板(或盘(paddle))。将芯片接合至引线框架的工艺通常称为芯片附接工艺。芯片附接工艺可使用导电材料完成，例如粘合剂或焊料，其机械和电气地将芯片连接至引线框架。该导电材料的厚度通常称为接合线厚度(bond line thickness)(BLT)。

在芯片附接工艺中，导电材料必须使得在芯片和引线框架之间能够发生接合，同时最小化在该接合中形成空隙。同样，芯片附接工艺也必须提供整个芯片表面的一致接合强度，从而最小化局部应力，该局部应力可引起半导体器件破裂或其他故障。接合中的任何空隙和不一致的接合强度会都增加芯片上的应力和张力，这可引起半导体器件中的破裂和故障。另外，空隙可引起电或热传导性低或无效，因而潜在地引起半导体器件中的故障。因此导电材料应具有足够低的粘性(viscosity)，以通过避免上述问题而为有效接合留有余地。

图1和图2示出了例示性芯片110，其通过导电材料130而附接至芯片板120，以形成芯片附接封装件100。如图1所示，t₁为芯片110和芯片附接板120之间的BLT。通过增加导电材料130的厚度而增加BLT从而降低芯片上的剪应力，这使得更厚的厚度更为理想。然而，保证无空隙要求的低粘性通常将厚度限制在3密耳(mil)以下。但是为了增加BLT而在芯片附接期间增加使用的导电材料的量能够引起导电材料流动至引线框架或芯片的其他部分，因而潜在地引起潮湿路径、短路和焊线法中的一些问题，并且通常引起半导体器件的故障。

为了避免这些问题，一些芯片附接工艺使用“拍打器”(“spanker”)，在芯片附接工艺期间平整导电材料。然而，使用拍打器包含额外的步骤，这使器件制作过程更长、生产率更低并且更昂贵。另外，如果为了试图实现高BLT而使用太多的导电材料，导电材料可被拍打器从芯片附接板转移至引线框架的其他部分，这潜在地引起短路和其他问题。

发明内容

本申请描述了制造半导体器件和芯片封装件中使用的芯片附接方法，以及由这些方法得到的半导体器件。本方法包括：提供具有芯片附接板的引线框架；使用包含接合线(bond wire)的边界部件(boundary feature)以在芯片附接板上限定周界；在周界内沉积导电材料(例如焊料)，然后通过使用该导电材料，将包含集成电路器件的芯片附接至芯片附接板。边界部件允许使用增加了厚度的导电材料，这导致厚度增加的接合线，并且增加所得到的半导体封装件的耐久性和性能。

附图说明

根据附图，以下说明将更易于理解，其中：

图1示出已知芯片封装件的透视图，其中芯片接合至引线框架的芯片附接板；

图2示出图1所示的芯片封装件的另一视图；

图3示出具有包含接合线的边界部件的例示性芯片封装件的顶视图；

图4示出图3所示的芯片封装件的横截面图；以及

图5示出一些芯片附接板实施方式的顶视图，该芯片附接板包含在其上表面上形成的边界部件；

图6示出一些芯片附接板实施方式的顶视图，该芯片附接板具有边界部件之间形成的导电材料；

图7a和图7b示出一些芯片实施方式的透视图，该芯片附接至芯片附接板，该附接板具有边界部件的接合线连接点的不同构造；以及

图8a和图8b描述用于将边界部件的接合线附接到芯片附接板的接合件(bond)的细节。

附图示出半导体器件的具体方面以及制造和使用这种器件的相关方法。附图与以下说明书一起说明和解释半导体器件和相关的方法的原理。附图中，为了清晰而放大了各层和各区域的厚度。也应理解，当一层称为处于另一层或衬底“之上”时，其可直接处于另一层或衬底之上，或者也可出现中间层。不同的图中的相同参考数字代表相同的元件，因此将不再重复其描述。

具体实施方式