[发明专利]半导体装置

说明书

技术领域

本发明涉及一种包括逻辑电路或逻辑门的半导体装置，且特别涉及使待机动作时的消耗电力减少的半导体装置。

背景技术

对于快闪存储器(flash memory)、动态存储器(dynamic memory)等的半导体存储器而言，根据大容量、低价格、以及低消耗电力的要求，除了要实现微细化之外，还要削减工序步骤。结果，例如在单层的多晶硅(polysilicon)的工序中，P通道(channel)金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)的阈值上升，难以实现高速动作，因此，进行改善，例如新增低阈值的晶体管。但是，若减小阈值，则即使栅极(gate)与源极(source)之间的电压Vgs为0V，所谓的泄漏电流(leakage current)仍会流动，导致电力被消耗。阈值越小，则所述泄漏电流越会增加。

专利文献1是在栅极氧化膜薄的低阈值的逻辑门与电源线路(line)之间，设置栅极氧化膜薄的低阈值的电源开关(switching)晶体管，在待机(standby)状态时，电源开关晶体管强烈地施加反向偏压，从而使电源开关晶体管的泄漏电流减少。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2004-147175号公报

图1是现有的使泄漏电流减少的电路的一例，该电路表示用于输入输出数据缓冲器(data buffer)等的时钟(clock)同步的数据传输电路。数据传输电路包括：时钟产生电路C1，根据外部时钟信号ExCLK来产生内部时钟信号InCLK；以及输出电路C2，与内部时钟信号InCLK同步地输出数据。时钟产生电路C1包括：将外部时钟信号ExCLK予以输入的第一CMOS反相器(inverter)(P1、N1)；第二CMOS反相器(P2、N2)，将第一CMOS反相器的输出予以输入并将内部时钟信号InCLK予以输出；连接在电源Vcc与晶体管P1之间的P通道MOS晶体管Qp；以及连接在第一CMOS反相器的输出与GND之间的N通道晶体管Qn。电源中断(power down)信号P/D施加于晶体管Qp、Qn的栅极，电源中断信号P/D在通常动作时处于L电平(level)，在待机时处于H电平。构成第一反相器、第二反相器的P通道晶体管P1、P2由低阈值的晶体管构成。

输出电路C2包括：将内部数据予以输入的第三CMOS反相器(P3、N3)；第四CMOS反相器(P4、N4)，将第三CMOS反相器的输出予以输入并将数据予以输出；P通道晶体管P5、N通道晶体管N5，分别串联地连接于第三CMOS反相器；连接在晶体管P5与电源Vcc之间的P通道晶体管Qp；以及连接在第三CMOS反相器的输出与GND之间的N通道晶体管Qn。已反转的内部时钟信号InCLK施加于晶体管P5的栅极，内部时钟信号InCLK施加于晶体管N5的栅极。电源中断信号P/D施加于晶体管Qp、Qn的栅极。构成第三CMOS反相器、第四CMOS反相器的P通道晶体管P3、P4、及时钟同步的晶体管P5由低阈值的晶体管构成。

在通常动作时，电源中断信号P/D为L电平，因此，晶体管Qp接通，电源Vcc连接于第一CMOS反相器以及第三CMOS反相器，晶体管Qn断开。因此，与外部时钟信号ExCLK同步的内部时钟信号InCLK从时钟产生电路C1输出。另外，在输出电路C2中，当晶体管P5、N5的内部时钟信号InCLK为L电平时，内部数据由第三CMOS反相器取得，第四CMOS反相器将与输入数据的逻辑值相对应的逻辑值的数据予以输出。

若转移至待机时，则电源中断信号P/D为H电平。因此，在时钟产生电路C1中，晶体管Qp断开，动作电压Vcc不供给至低阈值的晶体管P1，另外，晶体管Qn接通，借此，从时钟产生电路C1输出的内部时钟信号InCLK固定于H电平。另外，在输出电路C2中，动作电压Vcc不供给至晶体管P3，晶体管Qn接通，借此，输出的数据输出固定于H电平。

如上所述，为了削减具有低阈值的晶体管P1、P3的泄漏电流，必须串联地将具有通常的阈值的晶体管Qp、Qn予以插入，且必须根据电源中断信号P/D来进行逻辑设定。借此，可利用具有低阈值的晶体管P1、P3来实现高速动作，但另一方面，由于串联地将晶体管Qp、Qn予以插入，因此，晶体管P1与晶体管Qp以及晶体管P3与晶体管Qp的通道宽度增大，导致为了对待机状态进行设定而使逻辑部增大。而且，在待机时，由于输出的数据固定于H电平，因此，在从待机时向通常动作时转移的情况下，必须将逻辑部予以初始化，因此需要时间。