[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请基于并要求2010年9月14日提交的日本专利申请第2010-205481号的优先权，其全部内容通过引用结合于此。

技术领域

本实施方式涉及半导体装置。

背景技术

具有沟槽栅极结构的纵型绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)中，当向栅电极施加相对于发射电极为正的偏压时，在与P型基极层中的栅极绝缘膜的边界附近形成反相层，电子注入N型基极层。然后，空穴从集电极侧注入N型基极层，成为导通状态。注入的空穴穿行N型基极层，并流入P型基极层。有人报告这样的结构具有如下效果：当形成P型半导体层这样的不流过空穴的区域时，在N型基极层中的发射电极侧蓄积空穴，促进电子注入。

发明内容

本实施方式提供可实现低栅极电容的半导体装置。

根据本实施方式，半导体装置具备：第1导电型基极层；第2导电型基极层；栅极绝缘膜；第1导电型源极层；栅电极；以及主电极。上述第2导电型基极层设置在上述第1导电性基极层之上。上述栅极绝缘膜设置在从上述第2导电型基极层的表面达到上述第1导电型基极层的沟槽的侧壁。上述第1导电型源极层与上述栅极绝缘膜邻接地在上述第2导电型基极层的表面选择地设置。上述栅电极设置在上述沟槽内的上述栅极绝缘膜的内侧。上述主电极设置在上述第2导电型基极层的表面上及第1导电型源极层的表面上，并且设置在比上述沟槽内的上述栅电极及上述第2导电型基极层深的位置。上述主电极与第2导电型基极层及第1导电型源极层电气连接。

根据本实施方式，可提供低栅极电容的半导体装置。

附图说明

图1是第1实施方式的半导体装置的示意截面图。

图2是第1实施方式的半导体装置的示意平面图。

图3(a)～图5(d)是第1实施方式的半导体装置的制造方法的示意截面图。

图6是第2实施方式的半导体装置的示意截面图。

图7是图6中的A-A截面图。

图8(a)～图9(d)是第2实施方式的半导体装置的制造方法的示意截面图。

图10是第3实施方式的半导体装置的示意截面图。

图11是第4实施方式的半导体装置的示意截面图。

图12是第5实施方式的半导体装置的示意截面图。

具体实施方式

以下，参照图面，说明实施方式。另外，各图面中，相同要素附上相同符号。以下的实施方式中，说明了第1导电型为N型，第2导电型为P型，也可以以第1导电型为P型，第2导电型为N型。另外，半导体采用硅。或者，也可以采用硅以外的半导体(例如SiC、GaN等的化合物半导体)。

本实施方式的半导体装置是将在半导体层(或基板)中的一方的主面侧设置的第1主电极和在另一方的主面侧设置的第2主电极之间连接的纵向形成电流通路的纵型装置。以下的实施方式中，半导体装置以绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)为例，也可以是金属氧化物半导体场效应晶体管(MOSFET)。在为MOSFET的情况下，将以下说明的P+型的集电极层11置换为N+型的漏极层即可。

(第1实施方式)

图1是第1实施方式的半导体装置的示意截面图。

图2是例示该半导体装置中的发射极侧的平面布局的示意图。

半导体层包含P+型的集电极层11、N型基极层12、P型基极层13、N+型的源极层14。集电极层11的P型杂质浓度比P型基极层13高。源极层14的N型杂质浓度比N型基极层12高。

N型基极层12设置在集电极层11上。P型基极层13设置在N型基极层12上。源极层14选择地设置在P型基极层13的表面。

这些半导体层的表面侧形成有多个沟槽t。沟槽t从P型基极层13的表面达到N型基极层12。即，沟槽t贯通P型基极层13，沟槽t的底部位于N型基极层12内。

在沟槽t的侧壁及底部设置有绝缘膜16。绝缘膜16中，将尤其是在沟槽t的侧壁设置的绝缘膜作为栅极绝缘膜16a。

源极层14与沟槽t的侧壁邻接。即，源极层14与栅极绝缘膜16a邻接。与一个沟槽t的宽度方向的两侧邻接地设置有一对源极层14。