[发明专利]半导体器件的制作方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。

背景技术

随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。应力记忆技术（Stress Memorization Technology，SMT）作为一种广泛使用的应力技术被用来提高NMOS器件的性能。

在传统的SMT工艺中，通常采用沉积应力层及源/漏退火工艺，以诱发应力于衬底中，提高NMOS器件的沟道内的载流子迁移率，从而改善NMOS器件的电学性能。图1A-1H为现有技术中的采用SMT工艺制作半导体器件过程中各步骤的示意图。 

如图1A所示，提供半导体衬底101。半导体衬底101上形成有栅极102A和102B，其中，栅极102A和102B分别包括栅氧化物层和栅极材料层。半导体衬底101可以包括NMOS区域和PMOS区域，NMOS器件的栅极102A位于NMOS区域，PMOS器件的栅极102B位于PMOS区域。在栅极102A和102B两侧的半导体衬底101中分别形成有浅掺杂区103A和103A’以及103B和103B’。

如图1B所示，在半导体衬底101、栅极102A和102B上依次形成侧墙氧化层104和侧墙氮化硅层105。

如图1C所示，对侧墙氧化层104和侧墙氮化硅层105进行刻蚀，以在栅极102A的两侧形成侧墙104A和105A，在栅极102B的两侧形成侧墙104B和105B。

如图1D所示，分别以侧墙104A和105A以及侧墙104B和105B为掩膜进行掺杂，以在栅极102A两侧的半导体衬底101中形成源极106A和漏极106A’，在栅极102B两侧的半导体衬底101中形成源极106B和漏极106B’。

如图1E所示，在图1D所示的半导体器件上依次形成缓冲氧化物层107和高应力氮化物层108。其中，缓冲氧化物层107用于避免所形成的高应力氮化物层108对栅极102A和102B损坏，并可用作高应力氮化物层108的刻蚀停止层。高应力氮化物层108用于在半导体衬底101中的沟道区域诱发相应的应力。

如图1F所示，在NMOS区域上形成光刻胶层109，并以光刻胶层109为掩膜，通过刻蚀去除PMOS区域上的高应力氮化物层108。

如图1G所示，去除光刻胶层109，并进行退火工艺，从而使得上述由于所沉积的高应力氮化物层108所引起的应力被记忆在NMOS区域，提高NMOS区域中沟道内载流子的迁移率。

如图1F所示，去除NMOS区域上的高应力氮化物层108。

在上述工艺流程中，为了完全去除NMOS区域和PMOS区域的高应力氮化物层107，一般需要进行一定量的过刻蚀。即在上述刻蚀过程中，在完成对高应力氮化物层108的刻蚀后，还将对缓冲氧化层107进行一定量的刻蚀。因此，图1F所示的PMOS区域的缓冲氧化层107在完成刻蚀工艺后，PMOS区域内的缓冲氧化层107的厚度将小于NMOS区域上的缓冲氧化层107的厚度。而在图1H所示的去除NMOS区域上的高应力氮化物层108的工艺过程中，也需要进行一定量的过刻蚀，而此时NMOS区域和PMOS区域的缓冲氧化层107的厚度都将在过刻蚀过程中减小，进而将两个区域内的缓冲氧化层107厚度的不等性传递下去。在实际工艺中， PMOS区域的缓冲氧化层207的厚度比NMOS区域的缓冲氧化层207的厚度小55-65埃左右，从而不利于后续的处理工艺的进行。

此外，上述采用SMT工艺制作半导体器件的工艺过程复杂，因此延长了产品生产周期，并且提高的运行成本。

因此，需要一种半导体器件的制作方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；b）在所述NMOS区域和所述PMOS区域形成侧墙氧化物层和位于所述侧墙氧化物层上的高应力氮化物层；c）在所述PMOS区域的高应力氮化物层中掺杂锗；d）对所述高应力氮化物层进行刻蚀，以在所述第一栅极和所述第二栅极的两侧形成侧墙；以及e）执行退火工艺。