[发明专利]一种利用P型离子注入形成双深度隔离沟道的方法

说明书

技术领域

本发明涉及CMOS半导体器件工艺领域，尤其涉及一种利用P型离子注入形成双深度隔离沟道的方法。

背景技术

自上世纪60年代末期美国贝尔实验室开发出固态成像器件和一维CCD（电荷耦合元件，Charge-Coupled Device）模型器件以来，CCD在图像传感、信号处理、数字存储等方面发展迅速。随着CCD器件的广泛应用，其缺点逐渐显露出来，为此人们又开发了另外几种固态图像传感器，其中最有发展潜力的是采用标准CMOS制造工艺制造的CMOS图像传感器。到了90年代初期，超大规模集成技术的飞速发展，而CMOS图像传感器可在单芯片内集成A/D转换、信号处理、自动增益控制、精密放大和存储等功能，大大减小了系统复杂性，降低了成本，此外，它还具有低功耗、单电源、低工作电压、成品率高等优点，因而显示出强劲的发展势头。

成像质量是衡量CMOS图像传感器性能的最重要指标之一，要得到好的成像质量，提高器件的信噪比是一个有效的方法。为了提高信噪比，在版图设计上可以加大器件中用来收集光信号的有源区面积所占全部芯片面积的比例（即像素填充率）。图1显示了图像传感器像素单元区的有源区形貌，其中，感光器件有源区100和控制器件有源区200被隔离沟道300隔离开。随着填充率的提高，有源区100、200尺寸的加大会造成隔离沟道300的尺寸减小，当隔离沟道300减小到一定程度时就会因为深宽比过大而产生沟道填充不充分的问题，比如空洞或者缝隙等；图2显示了一个典型的因为隔离沟道深宽比过大而产生的空洞000。

为了解决这个问题，目前比较成熟的解决方法是用两次有源区形成工艺来分别对图像传感器的像素单元区和之外的逻辑电路区进行图形化，通过刻蚀时间的不同来分别控制两个不同区域的隔离沟道的深度，使像素单元区的深度适当降低来减小这一区域沟道的深宽比，从而解决沟道填充不充分的难题。但是这种工艺需要重复进行有源区的图形化，且需要额外的光罩，工艺流程复杂，制造成本高昂。

Kirt R. Williams和Richard S. Muller两人合著并于1996年公开发表于IEEE微机电系统杂志上的一篇文章《微机械加工的刻蚀率》（Etch Rates for Micromachining Processing）中指出，单晶硅中因为掺杂了P型离子所以费米能级下降，从而使得干法刻蚀的过程中硅原子难以与刻蚀气体中的卤族原子如氯，溴等结合而形成易挥发的物质，因此其刻蚀速率比没有掺杂的外围电路区慢。

发明内容

针对上述存在的问题，本发明的目的是提供一种利用P型离子注入形成双深度隔离沟道的方法，在保证后续沟道填充工艺不受影响的条件下，隔离沟道深度降低后的像素单元区允许像素单元之间的间隔缩小，从而增加像素单元中感光有源区的面积，进而增加了感光有源区所占芯片总面积的比例，即像素填充率，从而提高传感器的成像质量，简化了工艺流程步骤，降低了制造成本。

本发明的目的是通过下述技术方案实现的：

一种利用P型离子注入形成双深度隔离沟道的方法，其中，包括下列步骤：

提供包含像素单元区和外围电路区的半导体衬底，所述半导体衬底上形成有衬底氧化物层；

在所述衬底氧化物层上沉积硬掩膜层；

在所述硬掩膜层上形成光刻胶层，进行光刻，从而在所述光刻胶层的与所述像素单元区在垂直方向上的延伸区域交叠的区域中形成第一开口，在所述光刻胶层的与所述外围电路区在垂直方向上的延伸区域交叠的区域中形成第二开口；

利用所述第一开口和所述第二开口对所述硬掩膜层进行刻蚀并且刻蚀停止于所述衬底氧化物层，以在所述硬掩膜层的与所述像素单元区在垂直方向上的延伸区域交叠的区域中形成第三开口，同时在所述硬掩膜层的与所述外围电路区在垂直方向上的延伸区域交叠的区域中形成第四开口，之后去除剩余的光刻胶；

通过光阻将所述像素单元区上方的和所述外围电路区上方的所述硬掩膜层覆盖，并同时覆盖所述第三开口和所述第四开口，进行光刻，移除所述像素单元区上方的所述硬掩膜层上的光阻，并将所述第三开口予以暴露；

通过所述第三开口将P型离子注入至所述像素单元区；

去除光阻，通过热处理方式活化注入P型离子；

通过所述第三开口和所述第四开口分别对所述像素单元区和所述外围电路区进行刻蚀，所述第三开口和所述第四开口下方的所述衬底氧化物层同时也被刻蚀掉，以在所述像素单元区和所述外围电路区内分别形成隔离沟道，位于所述像素单元区内的隔离沟道的深度浅于位于所述外围电路区内的隔离沟道的深度。