[发明专利]沟槽式肖特基二极管及其制作方法

说明书

技术领域

本发明涉及一种沟槽式肖特基二极管及其制作方法，尤指以制作方法以提供出一种具有较低的反向电压漏电流、较低的正向偏置电压(V_f)、较高的反向耐电压值以及较短的反向回复时间等特性的沟槽式肖特基二极管。

背景技术

肖特基二极管(Schottky Diode)为以电子作为载流子的单极性元件，其特性为速度快，且于加入较低的正向偏置电压(Forward Bias Voltage；V_f)时，便可有较大的顺向电流与较短的反向回复时间(Reverse Recovery Time；t_RR)，但若加入持续增加的反向偏压时，则会有较大的漏电流(与金属功函数及半导体掺杂浓度所造成的肖特基势垒(Schottky Barrier)有关)。而后，提出有沟槽式的肖特基势垒二极管，是通过于沟槽中填入多晶硅或金属来夹止反向漏电流，使元件的漏电能大幅降低。

关于沟槽式的肖特基势垒二极管，其代表性发明可参阅美国专利第5365102号(专利名称：SCHOTTKY BARRIER RECTIFIER WITH MOS TRENCH)中所披露的元件结构与技术；并请参阅如图1(a)至1(f)所示的主要工艺步骤。首先在图1(a)中，提供有外延层(epitaxial layer)厚度的半导体基板12，且此基板12具有两表面12a、12b，其中高掺杂浓度(N+型)的阴极区域12c邻近其表面12a，而低掺杂浓度(N型)的漂移区域12d则从高掺杂浓度(N+型)的阴极区域12c伸展至表面12b；并进而于其上生长二氧化硅层(SiO₂)13，以降低接着要生长的氮化硅层(Si₃N₄)15的沉积应力，并再于氮化硅层15上形成光致抗蚀剂层17。

而接着在图1(b)中，利用该光致抗蚀剂层17进行光刻工艺(lithography)及蚀刻工艺(etching)，以移除部分的氮化硅层15、二氧化硅层13以及基板12，从而将其基板12的漂移区域12d蚀刻出多个分离平台14，且形成为具有特定深度与宽度的沟槽结构22。接着在图1(c)中，分别于其沟槽结构22的侧壁22a及底部22b上生长出绝缘性质的热氧化层16。并在图1(d)中，移除剩下的氮化硅层15和二氧化硅层13，以及于图1(e)中，在其整体结构的上方镀上金属层23。并接着在图1(f)中，在背面的表面12a处同样进行金属镀制。接着，进行热融合工艺，使其多个分离的平台14能将所接触的金属层23平行连接出单一个阳极金属层18，而于其背面的表面12a处则能形成出阴极金属层20；使其阳极金属层18与平台14的接触便因所谓的肖特基势垒(Schottky Barrier)而成为肖特基结面，从而完成晶片的工艺。

由上述的方法制作的沟槽式肖特基二极管(Trench MOS Barrier Schottky Rectifier，简称为TMBR)，具有极低的正向偏置电压(V_f)，反向漏电流则受到沟槽结构的夹止，会比无沟槽结构者有更低的漏电流。上述沟槽式肖特基二极管的反向耐电压值可以到达120V，而漏电流约数十微安培，当然实际的漏电流的大小会根据芯片的尺寸而有所差异。而改善已知沟槽式肖特基二极管结构并具有更高的反向耐电压值，以及更低的漏电流则为本发明最主要的目的。

发明内容

本发明的目的在于改善已知沟槽式肖特基二极管，并且使得沟槽式肖特基二极管具有更高的反向耐电压值，以及更低的漏电流。

本发明为一种沟槽式肖特基二极管制作方法，该方法包括下列步骤：提供半导体基板；于该半导体基板上形成多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构；于该半导体基板中该第一类沟槽结构的底部形成多个注入区域；于该半导体基板的表面以及该多个沟槽结构的表面上形成栅极氧化层；于该栅极氧化层上形成多晶硅结构；对该多晶硅结构进行蚀刻，使得该多晶硅结构覆盖于该多个沟槽结构内的该栅极氧化层上；形成掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该栅极氧化层上；蚀刻该半导体基板，并露出未被该罩幕层覆盖的该半导体基板的表面；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶硅结构、以及部分的该掩模层。