[发明专利]半导体存储装置

说明书

相关申请的交叉引用

本申请基于并要求2010年9月22日提交的日本专利申请No.2010-212719的优先权，其所有内容通过引用结合于此。

技术领域

本发明涉及半导体存储装置，例如NAND型闪速存储器。

背景技术

NAND型闪速存储器采用具有浮置栅极(FG)的存储单元。数据的写入中，通过在该存储单元的浮置栅极蓄积电荷，改变阈值电压，保持数据。在数据的读出时，读出与阈值电压即在浮置栅极蓄积的电荷量对应的信息。

存储单元除了1比特(：″0″或″1″)外，可以保持多值(例如2比特(″11″，″10″，″01″，″00″))的数据。在2比特的场合，在存储单元设定4个阈值电压中的一个。阈值电压的设定中，要求比存储1比特的场合高的精度，但是，写入时的阈值变化量与写入1比特的情况相比没有大的改变。因此，由于存储单元间的电容耦合等，在某存储单元写入时，相邻存储单元的阈值偏移，保持数据发生变化，即程序干扰的可能性变高。

另外，在例如可保持4值的数据的存储单元的特性劣化，各阈值分布扩散的场合等，数据的读出不够精细。这样的场合，无法从4值模式变更为2值模式。

另外，存储单元在阈值电压一度上升而保持数据后再写入新数据的场合，必须进行删除动作来降低阈值电压。该删除次数有例如1万次左右的限制。另外，删除次数的增加会促进写入速度的降低，存储单元的劣化。

发明内容

本发明的实施例是提供可抑制删除次数的增加，防止写入速度的提高及存储单元的劣化的半导体存储装置。

本发明的实施例的半导体存储装置，具备：存储单元阵列，其沿行及列方向形成有根据读出电平可保持″0″或″1″的数据的存储单元；控制部，其对向上述存储单元连续写入上述数据的次数N(N为0以上的整数)计数，根据该次数N，向上述存储单元传送可变的写入电压及读出电压；以及电压发生电路，其发生上述写入电压，用上述写入电压向上述存储单元写入至少″1″比特数据，发生上述读出电压，从上述存储单元读出至少″1″比特数据；其中，在对上述存储单元有上述次数的第N次(≥2)的写入请求时，上述控制部使上述电压发生电路发生与第(N-1)次对应的上述读出电压，根据该读出电压从上述存储单元读出上述″1″比特数据，根据与上述写入请求对应的上述数据，使上述电压发生电路发生向比上述第(N-1)次的读出中读出的上述存储单元的阈值电压高的阈值电压转变的上述写入电压，在对上述存储单元的上述次数的第N次(≥2)的写入请求达到规定值时，上述控制部删除上述存储单元保持的上述数据。

根据本发明的实施例，可抑制半导体存储装置中删除次数的增加，提高写入速度及防止存储单元的劣化。

附图说明

图1是第1实施例的NAND闪速存储器的构成例；

图2是第1实施例的存储单元的阈值分布的概念图；

图3是第1实施例的存储单元的保持数据的概念图；

图4是第1实施例的电压发生电路的方框图；

图5是第1实施例的控制部的动作的流程图；

图6是第1实施例的NAND闪速存储器的写入动作的时序图；

图7是第1实施例的与读出电压对应的存储单元的保持数据的概念图；

图8是第1实施例的控制部的动作的流程图；

图9是第1实施例的控制部的动作的流程图；

图10是第1实施例的变形例的存储单元的阈值分布的概念图；

图11是第1实施例的变形例的与读出电压对应的存储单元的保持数据的概念图；

图12是第2实施例的存储器系统的构成例；

图13是第2实施例的工作存储器的构成例；

图14是第3实施例的存储单元阵列的构成例；

图15是第3实施例的存储单元阵列的详细构成例；

图16是第3实施例的存储单元阵列的立体图；

图17是第3实施例的存储单元阵列的电路图；

图18是第3实施例的存储单元可能转变的阻抗分布图；

图19是第3实施例的存储单元的保持数据的概念图；

图20是第3实施例的写入电压的概念图。

具体实施方式

以下，参照附图说明本发明的实施例。在以下的说明中，对所有的附图中的相同部分附上相同标号。

[第1实施例]