[发明专利]具有侧结的半导体器件的制造方法

说明书

相关申请的交叉引用

本申请要求2010年7月7日提交的韩国专利申请10-2010-0065443的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种制造具有侧结区的半导体器件的方法。

背景技术

通常，水平栅极具有水平沟道。近来，正在开发具有垂直沟道的垂直栅极结构以增加净裸片。在DRAM中，具有垂直栅极结构的每个单元都可以包括：包括本体和柱的有源区、掩埋位线、以及垂直栅极(或垂直字线)。在此，柱可以是本体的一部分。例如，掩埋位线被掩埋于有源区的本体之间的沟槽中，并且垂直栅极被形成在掩埋位线之上的有源区的柱的侧壁上。掩埋位线可以被掩埋在相邻的有源区之间，使得两个单元与一个掩埋位线相邻。可以采用单侧接触(OSC，one-side-contact)工艺以使每个掩埋位线驱动一个单元，执行所述OSC工艺以将相邻的有源区中的一个绝缘而在另一个处形成接触。OSC工艺用于在有源区的侧壁处形成结区，并且结区与掩埋位线电连接。

执行OSC工艺以使有源区的一个侧壁的一部分暴露出来。之后，将掺杂剂离子注入到有源区的一个侧壁的所述一部分中，从而形成侧结区。另外，可以执行退火工艺以形成侧结区。

发明内容

本发明的示例性实施例涉及一种制造具有侧结区的半导体器件的方法。

根据本发明的一个示例性实施例，一种制造半导体器件的方法包括以下步骤：刻蚀衬底以形成沟槽；在沟槽之下的衬底中形成结区；将沟槽的底部刻蚀至一定的深度以形成侧结；以及形成与侧结耦接的位线。

根据本发明的另一个示例性实施例，一种制造半导体器件的方法包括以下步骤：刻蚀衬底以形成由第一沟槽所隔离的多个本体；形成暴露出第一沟槽的底面的一部分的内衬层；在第一沟槽暴露出的底面之下的衬底中形成结区；刻蚀结区的一部分以形成侧面被第二沟槽暴露出来的侧结；以及形成与侧结连接并掩埋第二沟槽的位线。

附图说明

图1是表示使用掺杂层和退火工艺形成侧结的方法的截面图。

图2A至图2L是表示根据本发明的一个示例性实施例的半导体器件制造方法的截面图。

图3是表示形成掩埋位线的另一种方法的截面图。

图4A至图4E是表示在掩埋位线之后的一种制造方法的截面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的方式实施并且不应解释为受到本文所列的实施例的限制。另外，提供这些实施例是为了使本说明书完整，并且向本领域技术人员充分地传达本发明的范围。在本说明书中，相似的附图标记在本发明不同的附图和实施例中表示相似的部分。

附图并非按比例绘制，并且在某些情形下，可能将比例做夸大处理从而清楚地描述实施例的特征。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示将第一层直接形成在第二层或衬底上的情况，而且还表示第一层与第二层或衬底之间存在第三层的情况。

图1是表示形成侧结区的方法的截面图。

参照图1，在衬底11上形成由沟槽12隔离的多个有源区13。在有源区13的侧壁上和沟槽12的表面上形成内衬层20。内衬层20被形成为暴露出有源区13的一个侧壁的一部分。在有源区13上形成硬掩模图案15。

在图1所示的方法中，可以按照以下方式形成侧结区。

首先，形成掺杂层16以将沟槽12间隙填充，并且在所述掺杂层16上执行平坦化工艺和回蚀工艺。在此，掺杂层16可以包括掺杂多晶硅层。然后，执行退火工艺以形成侧结区18。另外，作为形成侧结区18的结果，可以形成使衬底11与有源区电隔离的浮置体结构19。图2A至图2L图是表示根据本发明的一个示例性实施例半导体器件制造方法的截面图。

参照图2A，在衬底21上形成硬掩模图案22。衬底21可以是硅衬底。硬掩模图案22的形成包括形成硬掩模层并使用光致抗蚀剂图案23作为刻蚀阻挡层来刻蚀硬掩模层。光致抗蚀剂图案23可以是线-间隔型图案(line and space pattern)，其特征在于由间隔分隔开的多个平行的线状结构。另外，可以用氧等离子体将光致抗蚀剂图案23剥离。硬掩模图案22可以由氧化物层或氮化物层形成，或由氧化物层和氮化物层的叠层形成。另外，可以通过在光致抗蚀剂图案23之下层叠非晶碳层和抗反射涂覆(ARC)层来形成硬掩模图案22。ARC层包括氧氮化硅(SiON)层。