[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及一种将MOS(Metal Oxide Semiconductor；金属氧化物半导体)晶体管(transistor)及电阻元件等具备于一个半导体衬底上的半导体器件的制造方法。

背景技术

现有技术中，为了半导体器件(半导体集成电路)的高功能化，除了MOS晶体管之外，还有将电阻元件、双极晶体管(bipolar transistor)予以集成化于一个半导体衬底上。例如，MOS晶体管是为了形成逻辑电路而使用，电阻元件是作为晶体振荡器用的反馈(feedback)电阻使用，而双极晶体管使用于基准电压产生电路。

专利文献1：日本特开2001-110906号公报

发明内容

发明所欲解决的问题

在如上所述的半导体器件中，由于包含有如电阻元件、双极晶体管等的MOS晶体管以外的元件，故与为基本的MOS工艺(process)相比，有掩模(mask)片数及制造步骤数目增加的问题。

解决问题的手段

本发明的半导体器件的制造方法是将第一导电沟道(channel)型的MOS晶体管及电阻元件具备于一个半导体衬底上，其特征在于，包括下列步骤：第一元件分离膜形成步骤，于所述半导体衬底上形成用以将第一导电沟道型MOS晶体管从其他元件电性分离的第一元件分离膜；第一离子注入步骤，形成防止于所述第一元件分离膜下方的所述半导体衬底的表面形成沟道的第一沟道阻挡层；以及第二离子注入步骤，形成防止所述第一导电沟道型MOS晶体管的穿透(punch through)的第一穿透防止层；并且利用所述第一及第二离子注入步骤，形成所述电阻元件的电阻层。

发明效果

依据本发明，在将MOS晶体管及电阻元件等具备于一个半导体衬底上的半导体器件的制造方法中，可减少其掩模片数及制造步骤数目。

附图说明

图1的(A)至(C)是显示本发明实施例的半导体器件的制造方法的剖面图；

图2的(A)至(C)是显示本发明实施例的半导体器件的制造方法的剖面图；

图3的(A)至(C)是显示本发明实施例的半导体器件的制造方法的剖面图；

图4的(A)至(C)是显示本发明实施例的半导体器件的制造方法的剖面图；

图5的(A)至(C)是显示本发明实施例的半导体器件的制造方法的剖面图。

附图标记说明

10     半导体衬底

10A    NMOS形成区域

10B    PMOS形成区域

10C    第一高电阻元件形成区域

10D    第二高电阻元件形成区域

10E    第一BIP形成区域

10F    第二BIP形成区域

11A    P型井

11B、11C、11D、11E、11F        N型井

12A、12B、12C、12D、12E、12F、 LOCOS膜

12G、12H、12I

13A、16B                       穿透防止层

14A、17B、18C、18D                沟道阻挡层

13C、13D、13E、13F、14C、14D、    注入层

14E、14F、16E、16F、17E、17F

15C、15D                          电阻层

15E、15F                          基极层

18E、18F                          集极高浓度层

20A、20B、20F                     栅极电极

21A、21B                          源极层

22A、22B                          漏极层

23D                               P⁺层

24E、24F                          N⁺层

25E、25F                          射极层

26E、26F                          P⁺层

A1、A2                            阳极