[发明专利]实现双应力应变技术的方法

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种实现双应力应变技术的方法。

背景技术

在未来的一段时间内，硅基互补型金属氧化物半导体(CMOS)场效应晶体管技术仍将是集成电路制造的主流技术。当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压V_DD是减小电路功耗的一般选择，但V_DD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。

提高器件载流子迁移率是解决上述困境的关键。在载流子迁移率大幅度提升的基础上，一方面可以采用较低的V_DD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。

提高载流子的迁移率的方法通常是将应力施加于晶体管上，从而引起晶格应变，以提高载流子的迁移率。其中，在纵向方向(即在电流方向)上施加的应力称为张应力，张应力可以提高电子迁移率；在横向方向(即垂直电流方向)上施加的应力称为压应力，压应力可以提高空穴迁移率。通常在NMOS晶体管上淀积张应力氮化硅后进行退火，以提高NMOS晶体管的电子迁移率；在PMOS晶体管上淀积压应力氮化硅后进行退火，以提高PMOS晶体管的空穴迁移率。

然而，由于在CMOS技术中，NMOS晶体管与PMOS晶体管通常制备在同一衬底上，张应力氮化硅及压应力氮化硅通常淀积在整个晶片上，而张应力氮化硅虽然能提高NMOS晶体管的电子迁移率，却会影响PMOS晶体管的性能；压应力氮化硅虽然能提高PMOS晶体管的空穴迁移率，却会影响NMOS晶体管的性能。为了解决这一矛盾，发展了双应力应变技术(DSL，Dual Stress Liners)，所谓双应力应变技术是指在同一半导体衬底的PMOS晶体管上淀积压应力氮化硅，在NMOS晶体管上淀积张应力氮化硅。

请参考图1，图1为现有的实现双应力应变技术的方法流程图，如图1所示，并配合参照图2A至图2E，现有的实现双应力应变技术的方法包括如下步骤：

S101、提供半导体衬底101，其中，所述半导体衬底101上已完成NMOS晶体管105及PMOS晶体管106的制作，所述NMOS晶体管105制备在位于所述半导体衬底101中的P阱102内，所述PMOS晶体管106制备在位于所述半导体衬底101中的N阱103内，并且所述P阱102与N阱103之间通过浅沟槽隔离结构(STI)104进行隔离；

S102、在所述NMOS晶体管105及PMOS晶体管106上制备金属硅化物(Salicide)107，如图2A所示；

S103、淀积张应力氮化硅108，所述张应力氮化硅108覆盖所述NMOS晶体管105及PMOS晶体管106，如图2B所示；

S104、去除所述PMOS晶体管106上的张应力氮化硅108，如图2C所示；具体的，所述PMOS晶体管106上的张应力氮化硅108通过光刻及刻蚀去除；

S105、淀积压应力氮化硅109，所述压应力氮化硅109覆盖所述NMOS晶体管105及PMOS晶体管106，如图2D所示；

S106、去除所述NMOS晶体管105上的压应力氮化硅109，如图2E所示；具体的，所述NMOS晶体管105上的压应力氮化硅109通过光刻及刻蚀去除；以及

S107、沉积层间电介质(ILD，Inter Layer Dielectric)，对所述层间电介质进行光刻及刻蚀，并制备金属电极；在对所述层间电介质进行光刻及刻蚀的过程中，所述PMOS晶体管106上的压应力氮化硅109作为刻蚀阻挡层(CESL，Contact Etch Stop Layer)。

其中，所述金属硅化物(Salicide)107的材料为铂镍合金(NiPt)。