[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种具有低寄生电阻的接触塞的半导体器件及其制造方法。

背景技术

随着半导体技术的飞速发展，22纳米及以下技术MOS工艺集成电路关键核心技术的应用是集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。目前，针对源极/漏极工程的研究主要包括：超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术、抬升源/漏技术和钨(W)/铜(Cu)混合接触塞技术等。

传统的接触塞填充材料是W，而随着CMOS工艺进入到32纳米及以下，由于接触塞横截面积的减小及材料本身的电阻限制，接触塞的电阻值急剧增大，这使得该部分的寄生电阻对CMOS器件产生明显的退化影响。为了克服上述困难，一种可能的解决方案是采用Cu接触塞技术，即采用Cu为填充材料。Cu接触技术虽然解决了接触塞电阻值高的问题，但另一方面却带来了可靠性问题，即由于Cu扩散问题造成的器件性能下降。随着CMOS工艺的进一步发展，开发新的接触塞材料及填充工艺成为延续CMOS器件按比例缩小的一个重要推动力。

因此，有必要提出一种具有低寄生电阻的接触塞的半导体器件及其制造方法。

发明内容

鉴于上述问题，本发明提供了一种半导体器件的制造方法，所述方法包括：A、提供衬底以及在其上形成的栅极区；B、覆盖所述栅极区两侧的衬底以形成层间介质层；C、在所述层间介质层内形成开口；D、利用所述开口刻蚀所述衬底，以形成填充区；E、在所述填充区内形成嵌入源/漏区，以及在所述开口内、嵌入源/漏区上形成提升区；F、在所述提升区上形成填满所述开口的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。

本发明还提供了另一种形成半导体器件的方法，所述方法包括：A、提供半导体衬底，以及在其上形成栅极区，以及在所述栅极区两侧的衬底内形成源/漏掺杂区；B、覆盖所述源/漏掺杂区以形成层间介质层；C、在所述层间介质层内、源/漏掺杂区上形成开口；D、在所述源/漏掺杂区上形成填满所述开口的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。

本发明提供了根据上述方法形成的半导体器件，所述器件包括：半导体衬底以及在其上形成的栅极区；形成于所述栅极区两侧的衬底上的层间介质层；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述源/漏区上的、层间介质层内的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。

通过采用本发明所述的器件的制造方法，在源/漏区或提升区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触塞的体电阻，从而降低器件的寄生电阻，此外，在嵌入式源/漏区上形成这种接触塞结构，还将保持源/漏区对沟道的应力，在很大程度上可提高器件的性能，如开态驱动电流等。

附图说明

图1示出了根据本发明第一实施例的半导体器件的制造方法的流程图；

图2-9示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；

图10示出了根据本发明第二实施例的半导体器件的制造方法的流程图；

图11-17示出了根据本发明第二实施例的半导体器件各个制造阶段的示意图。

具体实施方式

本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

第一实施例