[发明专利]非易失性存储设备以及含有此设备的存储系统

说明书

相关申请的交叉引用

本申请要求2009年2月25日提交的韩国专利申请号No. 10-2009-0015933的优先权，通过引用将其整个内容合并于此。

技术领域

本发明涉及非易失性存储设备以及包含此设备的存储系统。

背景技术

快闪存储设备是在掉电后仍保留所存储数据的非易失性存储设备。快闪 存储设备能够用具有电擦除和编程能力的半导体存储设备来实现。快闪存储 器已经被应用于移动设备的可执行代码保存存储器，以及用作必须具有高密 度和高速度特点的移动设备的大容量存储设备。

快闪存储设备可以被分为NAND快闪存储设备或者NOR快闪存储设 备。NOR快闪存储设备具有传统的存储单元结构，一个位线上并联连接有 多个存储单元。相反，在NAND快闪存储设备中，一个位线上串联连接有 多个存储单元。NOR快闪存储设备执行编程和读操作的速度可比NAND快 闪存储设备更快。为此，NOR快闪存储设备已经被广泛用于需要快速读/编 程的应用中。

但是，与NAND快闪存储设备相比，NOR快闪存储设备可能更难以在 增加存储容量的同时使半导体芯片小型化。一种在一个物理存储单元中存储 多个数据位的多电平单元(MLC)存储系统已经被采用以便在不增加芯片尺 寸的情况下增加存储容量。

发明内容

本发明的一个方面提供一种非易失性存储设备，包括：单元阵列，含有 被排列在字线和位线交叉点上的存储单元；地址译码器，被配置为根据地址 选择字线之一；写电路，被配置为将编程数据写入与所选择字线相连的存储 单元中；以及控制电路，被配置为控制地址译码器和写电路，以便在写操作 期间顺序地执行多个条带(band)编程(写)操作，其中，在每个条带写操 作期间，所述控制电路进一步被配置为选择下一个条带写操作的写条件。

本发明的另一个方面提供一种存储系统，包括：非易失性存储设备；以 及存储控制器，被配置为控制非易失性存储设备。所述非易失性存储设备包 括：单元阵列，含有被排列在字线和位线交叉点上的存储单元；地址译码器， 被配置为根据地址选择字线之一；写电路，被配置为将编程数据写入与所选 择字线相连的存储单元；以及控制电路，被配置为控制地址译码器和写电路， 以便在写操作期间顺序地执行多个条带写操作，其中，在每个条带写操作期 间，所述控制电路被进一步配置为选择下一个条带写操作的写条件。

在写操作期间，根据本发明实施例的非易失性存储设备可以顺序地执行 多个条带写操作，并且在条带写操作中选择下一个条带写操作所使用的优化 的写条件。根据本发明实施例的非易失性存储设备可以利用优化的写条件来 执行写操作。

下面将参考附图详细描述本发明的各种示例实施例。然而，可以以不同 的形式来实例化本发明，而不应当将本发明理解为仅限定于这里所提出的实 施例。相反，提供这些实施例以便本公开将是更彻底和完全的，并且将实施 例的范围完整地传达给本领域的技术人员。在整个附图中相似的参考编号表 示相似的元件。

附图说明

通过参考附图的以下描述，本发明的以上和其它特征将变得显而易见， 其中，在各个附图中相似的参考编号表示相似的部件，除非有其它的指定， 其中：

图1是根据本发明实施例的非易失性存储设备100的框图；

图2是显示图1的非易失性存储设备100的编程顺序的图；

图3是显示在图1的非易失性存储设备100的写操作期间，在每个条带 中所使用的电压的时间-电压图；

图4是图1的非易失性存储设备100的第一写方法的流程图；

图5是更详细地描述图4中的编程步骤S12的流程图；

图6是描述根据第一示例实施例的图4中的步骤S13的验证操作的流程 图；

图7是图6中的验证电平的分布图；

图8是更全面描述根据第二示例实施例的图4中的步骤S13的验证操作 的流程图；

图9是图8中的验证电平的分布图；

图10是描述根据本发明实施例的非易失性存储设备100的第二写方法 的流程图；

图11是描述在图10的验证操作期间选择下一个条带所使用的条带寄存 器的第一方法的流程图；

图12是描述在图10的验证操作期间选择下一个条带所使用的条带寄存 器的第二方法的流程图；