[发明专利]存储器电路以及控制存储器电路的方法

说明书

技术领域

本发明是有关于一种存储器电路，尤指一种可以降低漏电流的存储器电路以及控制存储器电路的方法。

背景技术

请参考图1，图1为已知静态随机存取存储器(Static Random AccessMemory，SRAM)单元100的示意图。如图1所示，SRAM单元100包含有六个晶体管N1～N4以及P1～P2，而SRAM单元100可以通过切换字组线WL、位线BL以及互补位线BL电压电平来进行数据存取，此外，因为本领域技术人员应了解SRAM单元100存取的操作，因此相关细节在此不予赘述。

参考图1，当SRAM单元100位于非运作模式时(亦即晶体管N3、N4为非导通状态)，则节点A、B的电压电平会因为漏电流而改变，进而影响到之后读取SRAM单元100时数据的正确性。举例来说，假设目前SRAM单元100位于非运作模式，且节点A、B的电压电平分别为VDD、VSS，则节点A与电压源VSS之间会形成两个漏电流通路，亦即晶体管N1所形成的次临界漏电流(sub-threshold leakage current)以及晶体管N2所形成的栅极漏电流(gateleakage current)；类似地，节点B与电压源VDD之间亦会形成两个漏电流通路，亦即晶体管P2所形成的次临界漏电流以及晶体管P1所形成的栅极漏电流。随着制程技术进入深次微米(deep sub-micron)，此等漏电流将呈指数型剧增，甚至成为集成电路的主要功率消耗的来源。

为了解决上述SRAM单元100的漏电流问题，美国专利US7,110,317揭露了一种可以减少SRAM漏电流的技术，如图2所示的美国专利US7,110,317中的SRAM单元501，其晶体管P1、P2是经由偏压电路510(包含晶体管511～513)连接至电压源VDD，且晶体管N1、N2是经由偏压电路520(包含晶体管521～523)连接至电压源VSS。在SRAM单元501位于非运作模式时，其SRAM单元501所连接到的电压源分别为(VDD-Vth)以及(VSS+Vth)(其中Vth为晶体管512～513、522～523的临界电压)，因为节点A、B与电压源之间的电压差降低了，因此可以确实减少漏电流。然而，因为晶体管的临界电压Vth会因为制程、电压、温度(PVT)变异而有所变动，因此，会影响到SRAM单元501于非运作模式时所连接到的电压源(VDD-Vth)以及(VSS+Vth)的电平，并有可能会造成SRAM单元501中数据的遗失。

此外，美国专利US5,581,500亦揭露了一种可以减少漏电流的技术，如图3所示的美国专利US5,581,500的SRAM单元10，其包含一(VSS+Δ)产生器30，当SRAM单元10位于非运作模式时，图3所示的节点A的电压为(VSS+Δ)，因此反向器12、14中储存高电位数据的节点与节点A的电压差会降低，因此可以有效减少漏电流。然而，采用美国专利US5,581,500技术的SRAM阵列会具有很高的制造成本(SRAM阵列中每一列都需要有一个(VSS+Δ)产生器30)，而且(VSS+Δ)产生器30本身亦会有漏电流的现象。

发明内容

因此，本发明的目的之一在于提供一种存储器电路以及控制存储器电路的方法，其可以有效降低漏电流且对制程、电压、温度(PVT)变异具有较高的容许量，以解决上述的问题。

依据本发明的一实施例，一种存储器电路包含有一第一存储器阵列、一第二存储器阵列以及一开关模块，其中该第一存储器阵列具有一第一端点以及一第二端点，该第二存储器阵列具有一第三端点以及一第四端点，该第一端点耦接于一第一供应电压，该第四端点耦接于小于该第一供应电压的一第二供应电压，该开关模块耦接于该第二端点、该第三端点、该第一供应电压以及该第二供应电压。当该存储器电路操作于一非运作模式时，该开关模块将该第二端点电性连接至该第三端点，且将该第二端点电性阻绝于该第二供应电压，以及将该第三端点电性阻绝于该第一供应电压。

依据本发明的另一实施例，其揭露一种控制一存储器电路的方法，其中该存储器电路包含有一第一存储器阵列以及一第二存储器阵列，该第一存储器阵列具有一第一端点以及一第二端点，该第二存储器阵列具有一第三端点以及一第四端点，该第一端点耦接于一第一供应电压，该第四端点耦接于小于该第一供应电压的一第二供应电压，该方法包含有：当该存储器电路操作于一非运作模式时：将该第二端点电性连接至该第三端点；将该第二端点电性阻绝于该第二供应电压；以及将该第三端点电性阻绝于该第一供应电压。

附图说明

图1为已知SRAM单元的示意图。