[发明专利]具有增加的感测容限的无电容器动态随机存取存储器单元

说明书

相关申请案交叉参考

本申请案请求对在2008年10月16日提出申请的美国专利申请案第12/252,495号“具有增加的感测容限的OC DRAM单元(OC DRAM CELL WITH INCREASED SENSE MARGIN)”的申请日期的权益。

技术领域

本发明涉及存储器装置，更具体来说涉及一种包括场效晶体管存储装置的动态随机存取存储器装置。

背景技术

半导体存储器(例如，随机存取存储器(RAM))是基本半导体装置。RAM装置允许用户在其存储器单元上执行读取及写入操作两者。DRAM是含有个别存储器单元阵列的特定类别的RAM。DRAM装置通常与计算机及计算机系统一起使用。通常，每一单元包括用于保持电荷的电容器及用于存取所述电容器中所保持的电荷的晶体管。所述晶体管通常称作所述DRAM单元的存取晶体管或选择装置。

图1图解说明含有两个相邻DRAM单元100的DRAM存储器电路的一部分。每一单元100含有存储电容器104及存取场效晶体管(FET)102。对于每一单元，存储电容器104的一个侧连接到参考电压(图解说明为接地电位)。存储电容器104的另一侧连接到晶体管装置102的漏极。晶体管装置102的栅极连接到字线108。晶体管装置102的源极连接到位线106(也称作数字线)。在组件以此方式连接的存储器单元100的情况下，字线108通过允许或防止位线106上所携载的信号(表示逻辑“0”或逻辑“1”)写入到存储电容器104或从存储电容器104读取所述信号来控制对存储电容器104的存取。因此，每一单元100可含有一个数据位(即，“0”或“1”)

在堆叠式电容器DRAM单元的情况下，随着DRAM装置的大小在物理上继续缩小而难以在小区域中提供具有充足电容(通常大于20飞法(fF))的电容器。此外，难以给存取晶体管提供用于再新操作的良好关断状态泄漏特性及用于写入到单元中的良好接通状态特性。已提出数个设计来解决这些问题。

一个此种设计是消除对电容器的需要的基于绝缘体上硅(SOI)的存储器单元。参见H.万(H.Wann)等人的“SOI衬底上的无电容器DRAM单元(A Capacitorless DRAM Cell on SOI Substrate)”，国际电子装置会议，技术摘要，第635到638页，1993年12月；P.法赞(P.Fazan)等人的“无电容器1-T DRAM(Capacitor-less 1-T DRAM)”，2002年IEEE国际SOI会议，第10到13页，2002年10月；K.伊诺赫(K.Inoh)等人的“用于SOI上的嵌入式DRAM的FBC(浮动体单元)(FBC(Floating Body Cell)for Embedded DRAM on SOI)”，2003年VLSI专题研讨会技术摘要，2003年6月。此类参考文献论述单晶体管无电容器(1T/0C)DRAM单元及采用此类单元的DRAM电路的操作。

然而，此类无电容器单元可遭受与保持时间、存取时间、分布特性及可靠性有关的不良性能特性。在1T/0C DRAM单元中，在衬底块体中产生载子以写入“1”，且从所述衬底块体中拉出载子以写入“0”。在采用平面SOI装置的1T/0C DRAM单元中，载子产生可出现问题。举例来说，当撞击离子化对于此种DRAM单元的操作来说是必不可少时，在较高温度下由于离子化速率且因此量子产率的减小，装置可靠性可不良且效率可减小。而且，平面装置可导致消耗电力的有限操作，因为晶体管必须处于接通状态中。此外，当平面SOI装置的大小在物理上减小时，电荷存储可由于减小的作用区域而受限。

附图说明

图1是一对常规DRAM单元的示意图；

图2是根据本发明的例示性实施例的存储器单元的三维示意图；

图3是图2的存储器单元沿X方向的横截面视图；

图4是图2的存储器单元沿Y方向的横截面视图；

图5是根据本发明的例示性实施例的存储器单元的一部分的示意图；

图6A是在初始处理阶段时图2的存储器单元沿X方向的横截面视图；

图6B是在中间处理阶段时图2的存储器单元沿X方向的横截面视图；

图6C是在中间处理阶段时图2的存储器单元沿X方向的横截面视图；

图6D是在中间处理阶段时图2的存储器单元沿X方向的横截面视图；

图6D是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图；

图6F是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图；