[发明专利]用于全金属硅化物输出入ESD保护的镇流结构

说明书

技术领域

本发明涉及一种静电放电(Electro-Static Discharge；ESD)保护结构，具体地说，是一种用于全金属硅化物输出入ESD保护的镇流结构。

背景技术

在互补金氧半(CMOS)集成电路(IC)中，随着量产制程的演进，组件的尺寸已缩减到深次微米(deep-submicron)的阶段，以增进IC的性能及运算速度，以及降低每颗芯片的制造成本。但随着组件尺寸的缩减，却出现一些可靠度的问题。

在次微米技术中，为了克服热载子(hot-carrier)效应而发展出轻掺杂汲极(Lightly-Doped Drain；LDD)制程与结构；为了降低CMOS的源极与汲极的寄生片电阻(sheet resistance)Rs与Rd，而发展出金属硅化物(silicide)制程；为了降低CMO S的闸极的寄生片电阻Rg而发展出金属多晶硅化物(polycide)制程；在更先进的制程中把金属硅化物与金属多晶硅化物一起制造，而发展出自动对准金属硅化物(self-aligned silicide；salicide)制程。

然而，前述制程以及缩小后的组件尺寸，皆导致CMOS IC(例如NMOS和PMOS)对ESD的保护能力大幅降低。在面对外界环境中产生的静电时，这些CMOS IC因ESD而损伤的情形更严重。举例来说，当一个常用的输出缓冲级(output buffer)组件的信道宽度(channel width)固定在300微米(μm)，用2μm的传统技术制造的NMOS可耐压超过3千伏特，但用1μm制程加上LDD技术来制造的组件，其ESD耐压度不到2千伏特，用1μm制程加上LDD及自动对准金属硅化物技术制造的组件，其ESD耐压度仅约1千伏特而已。在组件尺寸不变的情况下，不同的制程使得组件的ESD保护能力大幅地滑落，许多深次微米CMOS IC产品都面临这个棘手的问题。

在自动对准金属硅化物制程中，由于加上金属硅化物的N型扩散区域的片电阻值很低，导致汲极区域的镇流电阻不够，因此自动对准金属硅化物制程对ESD保护电路造成严重的威胁，又因为镇流电阻太小，造成ESD的超高电压直接落在汲极接近闸极处，因而造成闸极氧化层损伤或汲极和源极之间的短路。为了在金属硅化物CMOS制程里改进MO SFET的ESD强韧度(robustness)，现有最直接的解决方式是多加一道自动对准金属硅化物阻隔光罩(Salicide Blocking；SB)，此技术通过避免ESD保护组件的区域形成金属硅化物而改善ESD强韧度。在CMOS制程中，二氧化硅形成金属硅化物的温度比硅高，因此可在金属硅化物的沉淀之前通过在规划区域上放置氧化物当作阻隔光罩。所述氧化物把硅及金属隔开，避免金属在之后的退火过程中硅化。由于封锁了金属的硅化且恰当增加和闸极间隔的接触，MOSFET的ESD强韧度因镇流电阻的增加而改善。但SB技术会增加一道光罩及相关制程步骤，造成制造成本增加。故其它使用高镇流电阻(ballast resistance)的镇流技术就被提出来。

由于ESD是一种大电流的现象，电流的聚集将对ESD保护组件造成冲击，而增加ESD镇流组件(MOSFET)的镇流电阻可以使ESD电流路径深入基板(substrate)以改善ESD强韧度，而且不同距离的接地保护环(grounded guardring)造成不对称的基板电阻，使得多指(multi-finger)NMO S组件承受不均分的导通，由于ESD保护组件上的电压差V_drop为ESD电流I_ESD乘上导通电阻R_on

V_drop＝(I_ESD×R_on)               式1

藉由将镇流电阻R_ballast串联导通电阻R_on，可以增加压差

V_drop＝(I_ESD×R_on’)             式2