[发明专利]氧化方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种氧化方法。

背景技术

随着电子设备的广泛应用，半导体的制造工艺得到了飞速的发展，在半导体的制造工艺中，需要在同一片晶圆上形成外围电路和核心电路，其中，外围电路包括P型晶体管和N型晶体管，核心电路也包括P型晶体管和N型晶体。

简单地说，P型晶体管和N型晶体管的形成方法为：在衬底上形成N阱和P阱后，向N阱上方的多晶硅层掺杂P型元素，用于形成P型晶体管的栅极，向P阱上方的多晶硅层掺杂N型元素，用于形成N型晶体管的栅极，然后分别对P型晶体管栅极两侧的衬底进行离子注入，形成P型晶体管的漏源极，对N型晶体管栅极两侧的衬底进行离子注入，形成N型晶体管的漏源极。

其中，在多晶硅层下方还有一氧化栅层，作为栅极和漏源极之间的介质，这就涉及到氧化工艺。图1～图2为现有技术中氧化方法的过程剖面结构图，如图1～图2所示，现有技术中的氧化方法包括以下步骤：

步骤一，参见图1，提供一衬底101，在衬底101上形成P阱102、隔离区103和N阱104。

步骤二，参见图2，在衬底101表面形成栅氧化层105。

反应气体与衬底表面发生化学反应，从而在衬底表面生成栅氧化层。

在上述步骤中，当在衬底表面形成栅氧化层时，由于N阱和P阱的特性差异，反应气体与N阱发生化学反应的速率要大于反应气体与P阱发生化学反应的速率，因此，最终位于P阱表面的栅氧化层的厚度小于位于N阱表面的栅氧化层的厚度，而在半导体器件中，为了保证工作电流的均匀性(IDU)，要求设置于同一层电路结构中的N型晶体管和P型晶体管的介电层厚度是一致的，可见，采用现有的氧化方法会降低半导体器件的工作电流的均匀性。

发明内容

有鉴于此，本发明提供一种氧化方法，能够提高半导体器件的工作电流的均匀性。

为达到上述目的，本发明的技术方案具体是这样实现的：

一种氧化方法，提供一衬底，在衬底上形成N阱、隔离区和P阱，该方法还包括：

采用离子注入工艺对P阱注入氯元素；

采用能够与衬底表面发生化学反应的反应物，在衬底表面形成栅氧化层。

离子注入的能量为500电子伏特至50000电子伏特，离子注入的剂量为1×10¹²个原子/cm²至1×10¹⁶个原子/cm²。

所述栅氧化层为二氧化硅或氮化硅。

所述氯元素为氯原子或氯的化合物。

由上述的技术方案可见，首先提供一衬底，在衬底上形成N阱、隔离区和P阱，并采用离子注入工艺对P阱注入氯元素，然后采用能够与衬底表面发生化学反应的反应物，在衬底表面形成栅氧化层，由于氯元素可加快P阱与反应气体的反应速率，弥补了反应气体与N阱发生化学反应的速率大于反应气体与P阱发生化学反应的速率的缺陷，从而使得P阱表面的栅氧化层和N阱表面的栅氧化层的厚度相等，保证了在后续步骤中同一层电路结构中的N型晶体管和P型晶体管的介电层厚度是一致的，提高了半导体器件的工作电流的均匀性。并且这种通过注入氯元素的方法，可以进一步应用到其他需要控制氧化速度的半导体器件中。可以在晶圆表面区域有选择地注入，从而达到控制整个晶圆表面的厚度的均匀性，例如：在晶圆表面生长氧化层的时候，由于反应腔的特性不一样，有可能氧化层的厚度从里到外是呈环型分布的，这时候就可以根据需要在氧化层较薄的区域注入氯来控制其厚度的均匀性。尤其在300mm的晶圆和更先进的工艺条件如65nm，45nm，32nm等等需要高度均匀性的苛刻条件下更需要这种方法来控制。

附图说明

图1～图2为现有技术中氧化方法的过程剖面结构图。

图3为本发明所提供的氧化方法的流程图。

图4-图6为本发明所提供的氧化方法的第一较佳实施例的过程剖面结构图。

图7-图9为本发明所提供的氧化方法的第二较佳实施例的过程剖面结构图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明的核心思想为：在栅氧化层生成之前，采用离子注入工艺对P阱注入氯元素，由于氯元素可加快P阱与反应气体的反应速率，因此使得N阱表面的栅氧化层和P阱表面的栅氧化层的厚度相等，有利于提高半导体器件的工作电流的均匀性。

图3为本发明所提供的氧化方法的流程图，如图3所示，该方法包括以下步骤：

步骤301，提供一衬底，在衬底上形成N阱、隔离区和P阱。