[发明专利]分立栅存储器件的形成方法

说明书

技术领域

本发明涉及半导体工艺领域，特别涉及一种分立栅存储器件的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个分立栅存储器件的结构示意图。每个存储单元包括一个存储管110和与之相邻的擦除栅120(EG：erasing gate)。图1中主要包括两个存储单元，这两个存储单元的存储晶体管共用一个擦除栅120，所述存储晶体管包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层(未标记)；同时在控制栅105和层间绝缘层两侧形成有侧墙125，所述浮栅101靠近层间绝缘层的一侧两边被刻掉部分，且所述侧墙125位于所述浮栅101的被刻掉的部分上。所述擦除栅120与浮栅101之间具有隧穿绝缘层140。

由于所述浮栅101的物理特性与结构，其可以储存电荷，根据储存电荷的情况，可以将其区分为两种状态，从而可以存储一位二进制数据。浮栅101中储存电荷的状态和其所代表的二进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅101被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅101中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hotinjection)机理。在编程时，源极接地，控制栅的电压大于漏极电压时，浮栅101与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅中，从而完成编程。擦除信息时通常运用Fowler-Nordheim(简写F-N)隧穿效应，此时控制栅105接地，擦除栅120加正电压，电子由浮栅101隧穿至擦除栅105，完成对浮栅101中电荷的擦除。由于F-N效应对隧穿绝缘层140中的电场十分敏感，电场越大，隧穿电流越大，对电荷的擦除速度越快，因此为提高器件的擦除速度，需要提高隧穿绝缘层140内的电场强度。

申请号为200610118219.7的中国专利申请公开了一种分离栅浮栅尖端的制造方法，其工艺流程包括：在硅衬底表面热氧化生长第一氧化层，作为隧道氧化层；采用低压化学气相淀积方法在第一氧化层上形成一层多晶硅作为浮栅多晶硅层；在浮栅多晶硅层上依次形成第二氧化层和氮化硅；光刻定义浮栅图形，对氮化硅进行刻蚀；刻掉氮化硅底下的一部分氧化层；在硅片表面淀积一薄层绝缘层；热氧化生长一层氧化层；去掉硅片表面的一层氧化层；去掉氮化硅；以氧化物为阻挡层进行多晶硅刻蚀。在上述技术方案中，通过增加湿法刻蚀的工艺流程(即“刻掉氮化硅底下的一部分氧化层”和“去掉硅片表面的一层氧化层”)来减小浮栅靠近隧穿氧化层一侧的角度。由于湿法刻蚀工艺的精度所限，这一方法仅对较大特征尺寸的闪存适用，对于特征尺寸在130nm以下的闪存结构而言，工艺精度无法达到相应要求。

因此，对于较小特征尺寸的闪存器件，需要开发一种工艺流程简单，成本低廉的形成浮栅的方法。

发明内容

本发明解决的问题是提供一种分立栅存储器件的形成方法，以适用于较小特征尺寸的器件。

为解决上述问题，本发明提供一种分立栅存储器件的形成方法，在浮栅靠近隧穿绝缘层的一侧形成尖端，包括：

提供半导体衬底，所述半导体衬底上依次形成有栅介质层、第一多晶硅层，层间绝缘层和第二多晶硅层，所述第一多晶硅层具有第一厚度；

刻蚀所述第二多晶硅层和层间绝缘层，形成控制栅；

刻蚀所述第一多晶硅层至第二厚度，所述第一多晶硅层被层间绝缘层覆盖的部分具有第一厚度，而未被覆盖的部分具有第二厚度；