[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及一种半导体装置的制造方法，特别是涉及一种 以具有柱状半导体层并将该柱状半导体层的侧壁作为沟道区域 且栅极电极围绕沟道区域的方式形成的纵型MOS晶体管 (vertical mos transistor)的SGT(Surrounding Gate Transistor：环 绕栅极晶体管)的构造及其制造方法。

背景技术

为了实现半导体装置的高集成化与高性能化，提出了一种 如下的作为纵型栅极晶体管的SGT(Surrounding Gate Transistor)(例如，专利文献1：日本特开平2-188966)：在半导 体基板表面形成柱状半导体层，并具有以在该柱状半导体层的 侧壁围绕柱状半导体层的方式形成的栅极。在SGT中，由于漏 极、栅极以及源极配置在垂直方向上，因此与以往的平面型晶 体管(planar transistor)相比，能够大幅缩小占有面积。

图22的(a)示出了使用专利文献1的SGT来构成的CMOS反 相器(inverter)的俯视图。图22的(b)示出了图22的(a)的俯视图中 的A-A’剖线的截面结构。

在图22的(a)以及(b)中，在Si基板301上形成N阱(well)302 以及P阱303，在Si基板表面上形成用于在N阱区域形成PMOS的 柱状硅层305、以及用于在P阱区域形成NMOS的柱状硅层306， 并以围绕各个柱状硅层的方式形成栅极308。形成在用于形成 PMOS的柱状半导体下部的P+漏极扩散层310以及形成在用于 形成NMOS的柱状半导体下部的N+漏极扩散层312被连接在输 出端子Vout上，形成在用于形成PMOS的柱状硅层上部的源极 扩散层309被连接在电源电位Vcc上，形成在用于形成NMOS的 柱状硅层上部的源极扩散层311被连接在接地电位Vss上， PMOS与NMOS的共通栅极308被连接在输入端子Vin上，由此形 成CMOS反相器。

作为SGT制造方法的一例，非专利文献1示出了一种工序流 程。图23示出了非专利文献1的形成SGT的柱状硅层和栅极电极 的工序流程的概要。以下说明该工序流程。使用图23的(a)所示 的硅基板，如图23的(b)所示，对硅基板402进行蚀刻，由此形 成柱状硅层403。如图23的(c)所示，将栅极绝缘膜404成膜。如 图23的(d)所示，将栅极导电膜405成膜。如图23的(e)所示，通 过CMP对栅极导电膜405以及柱状硅层上部的栅极绝缘膜404 进行研磨。如图23的(f)所示，回蚀(etch back)栅极导电膜405， 对围绕柱状硅层的栅极导电膜405进行加工使得成为期望的栅 极长度。如图23的(g)所示，通过光刻(litho graphy)来形成栅极 配线图案的抗蚀剂406。如图23的(h)所示，蚀刻栅极导电膜405， 形成栅极电极与栅极配线。

专利文献1：日本特开平2-188966号公报

非专利文献1：Ruigang Li et al.，“50nm Vertical Surrounding Gate MOSFET with S-factor of 75mv/dec”，Device Reserch Conference，2001年，p.63

发明内容

发明要解决的问题

然而，在图23示出的SGT的制造方法中，存在以下问题。 在上述工序流程中，在栅极电极的干蚀刻(dry etching)中无法使 用通过监视等离子体(plasma)发光强度的变动来检测终点的方 法，因此必须使用指定时间的蚀刻。在这种情况下，栅极长度 会直接受到作业时的每一批、每个晶圆的装置的蚀刻速率 (etching rate)的变动的影响，因此栅极长度的偏差变得非常大。 如果栅极长度的偏差变大，则晶体管特性的偏差当然也会变大。

因而，为了减小SGT的特性偏差，必须使用能够在栅极长 度的蚀刻中吸收每一批、每个晶圆的蚀刻速率变动的终点检测。

本发明是鉴于上述问题而完成的，其目的在于，在用于决 定栅极长度的干蚀刻中，使用通过监视等离子体发光来检测终 点的方法，由此稳定地制造栅极长度。

用于解决问题的方案