[发明专利]半导体器件及半导体器件的制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。更具体地，本发明涉及场效应晶体管结构的半导体器件及其制造方法，该半导体器件因施加到半导体基板中的沟道部分的应力而具有改善的载流子迁移率。

背景技术

随着追求高速度、低功耗、低成本和小尺寸的优势，带有场效应晶体管的集成电路变得不断地小型化。现在，小型化已经达到技术上能够制造栅极长度小于100nm的晶体管的程度。而且，ITRS的路线图(半导体的国际技术路线图)设想，称为32nm结点的晶体管的栅极长度将小于20nm。

栅极长度的减少也伴随着器件结构自身的缩小(按比例缩小)。然而，从抑制栅极泄漏电流的角度看，栅极长度从亚微米级减小到100nm级或者更小受到常规用作栅极绝缘膜的氧化硅(SiO₂)绝缘膜的物理厚度的阻碍。

正在研究的减少栅极绝缘膜的有效厚度的可能途径有：用高介电常数(高K)的氧化铪制作栅极绝缘膜，由此提高栅极绝缘膜的介电常数；或者用金属材料制作栅极绝缘膜，由此防止栅极电极耗尽。

正在研究用诸如钨(W)、钛(Ti)、铪(Hf)、钌(Ru)和铱(Ir)的金属材料制作栅极电极来防止栅极电极耗尽的方法。遗憾的是，这些金属材料在高温下热处理时与栅极绝缘膜反应，因此使栅极绝缘膜变坏，且使阈值电压波动。在现有技术形成栅极电极并形成诸如源极-漏极区域的杂质扩散层的工艺中进行的用于杂质激活的热处理会涉及这样的问题。

迄今针对解决金属材料的栅极电极问题提出的一个途径是镶嵌栅极工艺(damascene gate process)，其旨在形成源极-漏极区域、然后形成栅极电极(见日本专利申请公开No.2000-315789和No.2005-26707)。根据镶嵌栅极工艺，用预先形成的虚设栅极形成源极-漏极区域。然后，形成覆盖虚设栅极的层间绝缘膜，并且随后抛光而暴露虚设栅极。通过蚀刻去除虚设栅极，并且在去除的部分中形成新的栅极绝缘膜和栅极电极。该工艺保护栅极电极不受形成源极-漏极区域中激活杂质的热处理的影响。

另一方面，还有一些积极采用的技术，通过给硅基板中的沟道部分施加应力来增加沟道部分中的载流子迁移率。

这些技术之一由以下步骤组成，在硅基板中相邻于具有侧壁的栅极电极形成沟槽，并且在该沟槽中通过外延生长形成晶格常数与硅(Si)不同的半导体层的源极-漏极。构成以这样方式形成的源极-漏极的半导体层给沟道部分施加应力(见日本专利申请公开No.2006-186240)。

迄今还提出了另一技术。涉及形成在基板101的表面上的MOS(金属氧化物半导体)晶体管Tr，如图11所示。晶体管Tr在其源极-漏极(S/D)上具有硅化物层103，并且晶体管Tr和基板101覆盖有施加应力的应力衬层膜105。应力衬层膜105为拉应力型或者压应力型，分别取决于MOS晶体管(Tr)是n沟道型还是p沟道型。该结构允许硅化物层103和应力衬层膜105给晶体管(Tr)的沟道部分(ch)施加应力(见日本专利申请公开Nos.2002-198368、2005-57301、2006-165335和2006-269768)。

发明内容

上述给沟道部分施加应力的技术具有这样的缺点，从形成为沟槽中的源极-漏极的半导体层或者从硅化物层和应力施加膜给沟道部分施加的应力因来自形成在沟道部分上面的栅极电极的抵抗而减弱。因此，从半导体层、硅化物层或者应力施加膜施加给沟道部分的应力不能有效实现，并且因此而不能获得载流子迁移率的改善。

本发明鉴于前述缺点而完成。所希望的是本发明提供半导体器件及其制造方法，该半导体器件设计为使得应力有效施加给沟道部分，以实现改善载流子迁移率和高性能。

根据本发明的实施例，半导体器件组成如下：半导体基板；栅极电极，隔着栅极绝缘膜形成在半导体基板上；以及源极-漏极扩散层，形成在半导体基板相邻于栅极电极的表面上。在这些部件中，栅极电极隔着栅极绝缘膜形成在通过下挖半导体基板的表面形成的凹槽(recess)中。源极-漏极扩散层覆盖有应力施加层，该应力施加层形成为深入半导体基板的表面。

如上所述构造的半导体器件具有填充通过下挖半导体基板的表面形成的凹槽的栅极绝缘膜和栅极电极，从而沟道部分位于深入半导体基板的相邻于栅极电极两侧的表面。结果，沟道部分接收来自于形成在深入半导体基板相邻于栅极电极两侧的表面的位置的应力施加层的集中的应力。结果，从应力施加层施加给沟道部分的应力可以比现有技术中沟道部分与半导体基板表面的高度近似相同的结构更加有效。