[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及将多个LSI芯片搭载在一个封装中的半导体装置的测试技术。

背景技术

近年来，在半导体封装中将Sip(System in Package，系统级封装)、MCP(Multi Chip Package，多芯片封装)等多个LSI芯片封入一个封装内的技术受到关注。随着电子信息设备及数字家电等的快速发展和普及，对LSI的多功能化及高性能化的要求也逐渐提高，因此在一个硅片上实现系统的SoC(System on Chip，片上系统)受到关注。而以往由于SiP在成本方面与SoC相比没有优势，没有被当作主流技术，但SiP具备能够在短期内实现各种系统功能的可能性，因此又开始受到关注。

从提高组装的成品率及测试效率的观点出发，在SiP中连接芯片之间时，优选尽可能减少连接的信号数量。例如，在将AD芯片和逻辑芯片封装为SiP的情况下，在将AD芯片中的n比特分辨率的AD转换器的输出直接连接于逻辑芯片时，需要信号数量为n根的数据总线。为了减少数据总线的信号数量，在发送侧的AD芯片中，并串行转换电路与采样时钟及其m倍增时钟同步地对信号进行并串行转换。n比特数字数据输出到n/m根的数据总线，通过接收侧的逻辑芯片的串并行转换电路同样与采样时钟和m倍增时钟同步地复原为原来的n比特数字信号，从而能够减少接收和发送之间的信号数量。

在专利文献1中公开了以图像信号传送为例的上述装置。该图像信号传送电路在经由数据总线传送图像信号时，为了减少数据总线的信号数量，倍增电路使像素时钟倍增，并行/串行转换电路与由倍增电路生成的倍增时钟同步而对图像信号进行并行/串行转换，将作为串行信号的图像信号输出到数据总线。

以往的图像信号传送电路由于具有如上结构，因此可以减少数据总线的信号数量。但是，倍增电路必须使像素时钟倍增而生成倍增时钟，因此增大耗电。另外，还存在由倍增电路生成的倍增时钟成为时钟噪声，从而增大电路上的噪声量的问题。

因此，在专利文献2中公开了不生成像素时钟的倍增时钟而减少数据总线的信号数量的图像信号传送电路。该图像信号传送电路将输入的图像信号的比特宽分割为两部分，在像素时钟为高(H)电平时将一个分割信号输出到数据总线，在像素时钟为低(L)电平时将另一个分割信号输出到数据总线。在信号接收侧，在像素时钟下降的时序从数据总线输入一个分割信号，在像素时钟上升的时序将分割信号输出到输出端口，在像素时钟上升的时序从数据总线输入另一个分割信号，并将该分割信号输出到输出端口。

专利文献1：日本特开2004-266745公报

专利文献2：日本特开2006-304088公报

本发明提供以下分析。

由多个LSI芯片构成的SiP的典型测试手段是在组装到SiP之前对各芯片进行充分的测试，在组装后对各芯片之间的连接进行测试。在该情况下，如果存在不能够以芯片状态进行充分测试的组件，则在芯片设计阶段考虑能够在SiP中进行测试的电路、减少各芯片之间的连接信号数量，从而能够高效且低成本地对SiP进行测试。

根据以往的结构，可以减少数据总线信号的数量。但是，在专利文献1所公开的装置中在测试模式下需要较高的倍增时钟信号。另外，在专利文献2所公开的装置中必须按时钟信号的高电平和低电平动作。因此，需要具备测试时钟信号所特别需要的高性能LSI测试器，从而测试成本增加。

发明内容

本发明的一个方面的半导体装置，包括进行数据的发送和接收的发送部和接收部，发送部包括：数据生成电路，用于生成并行数据；数据排列电路，对由数据生成电路生成的并行数据进行分割并按时间方向排列；以及第1选择电路，从数据排列电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到接收部，数据生成电路、数据排列电路及第1选择电路所构成的组的数量与多个路径对应。

根据本发明，在进行测试时将并行数据通过多个路径分别发送，不需要特别的时钟信号，因此能够以低速且廉价的LSI测试器进行测试。因此，能够降低测试的成本。

附图说明

图1是表示本发明实施例的半导体装置的结构的框图。

具体实施方式