[发明专利]半导体器件的制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及具有应力的氮化硅层的半导体器件的制作方法。

背景技术

目前，在制造半导体器件时，可使用氮化硅在晶体管沟道中引发应力，从而调节沟道中载流子迁移率。张应力越大，沟道中载流子的迁移率越大。而且在后续工序中氮化硅还可以作为刻蚀终止层(etch stop layer)。

为了得到具有高张应力的氮化硅层的半导体器件，下面结合图1a至1b对现有技术中半导体器件的制作方法作详细说明。

如图1a所示，在半导体衬底100上形成半导体器件的有源区，包括栅极、源极和漏极，然后利用化学气相沉积的方法(CVD)形成一层自对准硅化物区域阻挡(SAB)膜，该SAB膜覆盖部分源极、漏极和栅极。上述结构的制作方法及其具体构成与本发明无关，其中还包括栅极侧壁层、栅氧化层、位于半导体衬底上源极和漏极之间的栅氧化层下面的沟道层等结构，在此不再赘述，将在半导体衬底100上形成的结构称为结构101。

如图1b所示，在上述结构101的表面形成具有高张应力的氮化硅层102。该氮化硅层102覆盖结构101中的SAB膜及由普通氮化硅形成的没有张应力的栅极侧壁层。形成具有高张应力的氮化硅层102与没有张应力的普通氮化硅的区别，主要在于沉积时的参数设置不同，例如射频功率、沉积温度等因素的不同，就可以形成具有不同张应力的氮化硅层，此为公知技术，具体形成方法在此不进行揭示。

其中，当然要求张应力越大越好，在关键尺寸(CD)为65纳米甚至更高的技术代，氮化硅层102要求所具有的张应力也越来越高。但是按照现有技术的方法，当张应力达到1.2GPa时，发现很容易在氮化硅层102的拐角处发生裂缝(crack)，这是因为氮化硅层102与其覆盖的普通氮化硅形成的没有张应力的栅极侧壁层相接触，高的应力使不同性质的氮化硅层相接触的界面发生crack，最终影响器件的性能。

发明内容

有鉴于此，本发明的主要目的在于提供一种半导体器件的制作方法，采用该方法能够有效防止由于氮化硅层具有高的应力导致的裂缝。

为达到上述目的，本发明的技术方案具体是这样实现的：

本发明公开了一种半导体器件的制作方法，包括在半导体衬底上形成有源区及在有源区上形成自对准硅化物区域阻挡膜，该方法还包括：

在上述结构上形成缓冲层；

在所述缓冲层上形成具有张应力的氮化硅层；

所述缓冲层具有的张应力小于所述氮化硅层具有的张应力，用于传递所述具有张应力的氮化硅层的应力。

所述缓冲层为氧化硅层或者氮化硅层。

所述缓冲层的形成方法为次常压化学气相沉积SACVD或低压化学气相沉积LPCVD或常压化学气相沉积APCVD。

所述缓冲层的厚度为100埃、120埃和140埃；具有的张应力为200MPa、250MPa和300MPa。

所述缓冲层的厚度在50埃至150埃之间；具有的张应力在100MPa至500MPa之间。

所述缓冲层的形成温度在0至480摄氏度之间。

由上述的技术方案可见，本发明在沉积具有高张应力氮化硅层之前，沉积一层缓冲层(buffer layer)，使具有高张应力的氮化硅层所具有的高应力经过缓冲层有效传递到沟道内，而且防止了由于高的应力导致的裂缝。

附图说明

图1a至1b为现有技术中制作具有高张应力的氮化硅层的半导体器件的制作方法剖面示意图。

图2a至2c为本发明中制作具有高张应力的氮化硅层的半导体器件制作方法的剖面示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

本发明在沉积具有高张应力氮化硅层之前，沉积一层缓冲层，使具有高张应力的氮化硅层所具有的高应力经过缓冲层有效传递到沟道内，而且防止了由于高的应力导致的裂缝。

图2a至2c为本发明中制作具有高张应力的氮化硅层的半导体器件制作方法的剖面示意图。