[发明专利]N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管

说明书

技术领域

本发明涉及功率半导体器件领域，更具体的说，是关于一种适用于高压应用的绝缘体上硅的横向双扩散金属氧化物半导体晶体管(SOI LDMOS)的新结构。

背景技术

由于采用绝缘体上硅材料做成的器件能实现全介质隔离，其寄生电容和泄漏电流小，驱动电流大，所以很适合制造功率集成器件及电路。为使绝缘体上硅器件有更好的作用，提高绝缘体上硅器件的击穿电压是个重要的研究课题。众所周知，绝缘体上硅功率器件的耐压取决于其横向耐压和纵向耐压的最小者，器件的横向耐压可以采用场板技术，降场层技术，RESURF技术等体硅的结终端技术来解决。但由于工艺和结构的限制，如何提高器件的纵向耐压，成为绝缘体上硅横向功率器件研究中的一个难点。

常规SOI结构的纵向击穿电压主要由绝缘层和有源半导体层共同承担，且有纵向耐压为V_B＝E·(3D₁+0.5D₂)，其中E为半导体层的临界击穿电场，D₁和D₂分别是绝缘材料层和外延硅层的厚度，显然纵向耐压随D₁和D₂的增加而提高。但是若绝缘材料层做的太厚，一方面工艺实施难度大且不利于器件散热，另一方面会造成硅片翘曲变形，在高精度光刻中出现可靠性问题，若外延硅层做的太厚，则与体硅器件类似，同时给后续的介质隔离工艺带来困难。

国外有人提出在绝缘材料层和外延硅层之间插入一层N⁺耐压层，它可以屏蔽绝缘材料层的电场，使得在绝缘材料层上的电场达到很高时器件外延硅层的电场仍然低于临界击穿电场，从而避免了器件过早在Si/SiO₂界面上击穿，但在工艺上对N⁺耐压层进行热处理时会有严重的反扩现象。

国内有人提出一种绝缘体上硅功率器件中的槽形绝缘耐压层结构，它能在外延硅层和绝缘材料层的界面上引入界面电荷，根据电位移的全连续性，大幅度提高绝缘层内电场，从而提高器件纵向耐压。但它使绝缘材料层的大部分区域具有较大的厚度，不利于器件的散热，还降低了键合强度，另外所需大量槽的刻蚀也带来了整个制作工艺的复杂性。

发明内容

本发明提供一种能够有效提高纵向耐压，并且有利于提高功率器件的散热性能的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管。

本发明采用如下技术方案：

一种N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底，在半导体衬底上面设置有埋氧化层，在埋氧化层上设有N型掺杂半导体区，在N型掺杂半导体区上设有P阱和N型漏区，在P阱上设有N型源区和P型接触区，在P阱的表面设有栅氧化层且栅氧化层自P阱延伸至N型掺杂半导体区，在P阱表面的N型源区、P型接触区和栅氧化层的以外区域及N型掺杂半导体区表面的N型漏区以外区域设有场氧化层，在栅氧化层的表面设有多晶硅栅且多晶硅栅延伸至场氧化层的表面，在场氧化层、P型接触区、N型源区、多晶硅栅及N型漏区的表面设有氧化层，在N型源区、P型接触区、多晶硅栅和N型漏区上分别连接有金属层，在N型掺杂半导体区内设有第一浮置氧化层，且第一浮置氧化层位于N型漏区的下方。

与现有技术相比，本发明具有如下优点：

(1)本发明的结构在漏区10下方有第一浮置氧化层结构121，器件横向耐压采用RESURF技术优化处理，只需考虑纵向压降，而器件从漏端到源端纵向耐逐渐降低，漏下面的第一浮置氧化层121可以承受更高的场强，从而了提高器件的整体耐压。参照附图4，在加了第一浮置氧化层结构121以后，漏区下方埋氧化层8的电场强度明显降低，而第一浮置氧化层121上分担了部分电场强度，曲线所围的面积也更大，参照附图5，可以看出击穿电压大大提高了。

(2)本发明的结构中，第一浮置氧化层结构121设置在漏端正下方，减小了载流子电离积分长度，使硅和二氧化硅中临界击穿电压增大，从而能大大减小埋氧化层8的厚度，当然也减小了外延硅层中的刻槽和介质隔离实现的工艺难度。

(3)本发明的结构仅需在N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管表面进行窗口氧注入，而不需要对其下方区域作任何处理，这就避免了制作埋层结构或特殊埋氧结构时会出现的光刻对位问题，在承担高耐压的同时还保持了较好的散热性能。

(4)本发明的结构除窗口氧注入外，其它工艺步骤与标准的互补双扩散金属氧化物晶体管(CDMOS)工艺相兼容，因此不需要修改固有工艺流程。

附图说明