[发明专利]一种沟槽平面栅MOSFET器件及其制造方法

说明书

技术领域

本发明属于电力半导体器件技术领域，涉及一种沟槽平面栅MOSFET器件，本发明还涉及该种沟槽平面栅MOSFET器件的制造方法。 

背景技术

击穿电压和导通电阻是设计功率MOSFET器件必须考虑的两个主要参数。若提高其击穿电压，导通电阻也会随之增加，导致通态功耗增大。由于导通电阻与击穿电压之间存在不可调和的矛盾，因此，在实际应用中，需要对功率MOSFET器件的导通电阻加以限制。 

现有的平面栅功率MOSFET(VDMOS)结构具有简单的制作工艺，所以在高频小功率应用中得到了广泛采用。但是，当VDMOS的击穿电压(U_BR)升高时，其导通电阻(R_on)则以大约2.5次方的速度急剧上升，即R_on＝U_BR^2.4～2.6，导致VDMOS结构的导通损耗很大。所以，VDMOS结构一直被限制在低压(＜200V)范围内使用。现有的沟槽栅MOSFET(VUMOS)结构中，由于沟槽的引入虽然可以有效地减小导通电阻，但又使其击穿电压大大下降；并且，由于VUMOS结构的沟道进入体内，阈值电压的调整更加困难。同时，由于沟槽较深，工艺成本也增加。所以，现有的VDMOS结构和VUMOS结构都不能很好地满足高频功率开关应用的要求。 

此外，在实际制作过程中，由于VDMOS结构的导通电阻与击穿电压与其结构参数密切相关，特别是栅极长度、元胞间距对这两个参数的影响很大， 导致器件的设计和制作自由度较小。因此，研发一种新的沟槽平面栅MOSFET器件(以下简称TPMOS结构)，将能有效地克服上述的不足。 

发明内容

本发明的目的在于提供一种沟槽平面栅MOSFET器件，能够提高功率MOSFET器件的击穿电压，降低其导通电阻。 

本发明的另一目的还在于提供该沟槽平面栅MOSFET器件的制造方法，使器件的结构设计和制作的自由度增大，并具有简单的制作工艺。 

本发明采用的技术方案是，一种沟槽平面栅MOSFET器件，包括作为漏极D的n⁺硅衬底层，在n⁺硅衬底层的上面连接有n^-外延层，n^-外延层的上方中间设置有平面栅极G，平面栅极G的两侧的n^-外延层上各设置有一个p基区，每个p基区内设置有n⁺源区，在表面处n⁺源区与p基区短路形成源极S，在两个p基区之间，并且沿n^-外延层上端中间部位开有沟槽，所述沟槽的形状为矩形槽，沟槽深度小于p基区的深度，沟槽宽度小于p基区之间的间距，沟槽内部填充有多晶硅栅，所填充的多晶硅栅与n^-外延层之间填充有栅氧化层，沟槽内的栅氧化层和多晶硅栅分别与n^-外延层上方的栅氧化层和多晶硅栅连为一体。 

本发明采用的另一技术方案是，一种上述沟槽平面栅MOSFET器件的制造方法，该方法按以下步骤进行： 

步骤1：在<100>硅n⁺衬底上生长一层n^-外延层，并在n^-外延层上表面利用热氧化，生长一层SiO₂掩蔽层； 

步骤2：沿n^-外延层上端中间部位纵向设定沟槽的窗口，利用反应离子刻蚀技术，刻蚀出沟槽，该沟槽深度小于p基区的设定深度，沟槽宽度小于p基区之间的间距； 

步骤3：腐蚀掉SiO₂掩蔽层，重新热生长栅氧化层，并淀积多晶硅，采用表面平坦化技术，形成表面平整的多晶硅层； 

步骤4：刻蚀多晶硅层和栅氧化层，形成平面栅极G和与平面栅极G相连的沟槽型的栅极结构； 

步骤5：注入硼离子B⁺，并退火兼推进形成p基区； 

步骤6：注入磷离子P⁺，并退火兼推进形成n⁺源区； 

步骤7：进行衬底减薄、电极制备、划片、封装后即成。 

本发明的沟槽平面栅MOSFET器件，能有效减弱元胞间距对器件阻断特性和导通特性的影响，增加器件设计与制作的自由度；本发明的沟槽平面栅MOSFET器件的制作方法简单，工艺成本低，便于推广利用。 

附图说明

图1是现有平面栅VDMOS结构剖面示意图； 

图2是现有沟槽栅VUMOS结构剖面示意图；