[发明专利]利用等离子体CVD的成膜方法和成膜装置

说明书

本申请是申请日为2004年7月1日、申请号为200480002342.1、发明名称为利用等离子体CVD的成膜方法和成膜装置的专利申请的分案申请。

技术领域

本发明涉及利用等离子体CVD形成Ti膜等薄膜的成膜方法和装置。

背景技术

与最近的提高密度和提高集成度的要求对应，半导体设备采用多层配线结构。为了进行各层之间的电连接，在连接下层的半导体基板和上层的配线层的接触孔和连接上下的配线层的通孔内埋入金属的技术很重要。

一般在接触孔和通孔的埋入中，使用Al(铝)或W(钨)或它们的合金。为了形成这种金属或合金与下层的Si基板或多晶硅层的接触，在这种埋入以前，要在接触孔或通孔的内侧形成Ti膜，而且，形成TiN膜作为壁垒层。

近年，由于期望形成质量更好的膜，利用化学蒸镀(CVD)法形成这些Ti膜和TiN膜。Ti膜的成膜是通过使用TiCl₄(四氯化钛)和H₂作为成膜气体，利用加热器加热作为基板的半导体晶片，并且生成成膜气体的等离子体，是由TiCl₄和H₂反应来进行的。

另一方面，当形成Ti膜时，将作为导电体的发热体埋入陶瓷等绝缘体中，再组合用于施加高频的电极形成的物质作为支撑半导体晶片用的基座。

然而，近来，半导体晶片(以下，简单地称为晶片)的尺寸从200mm增大至300mm。由此，当将晶片放置在基座上时，在基座表面和晶片背面之间存在的气体，会使晶片和基座之间容易产生滑动。此外，利用埋入基座中的加热器在加热面上产生加热点，会造成晶片温度不均匀，使膜厚在面内的均匀性变差。

为了避免这个缺点，JP2002-124367A中揭示了在表面上设置多个压花的基座。

然而，使用这种在表面上存在压花的基座，通过利用高频电场产生的等离子体的等离子体CVD形成Ti膜时，在周边部分，晶片和基座之间产生放电，会破坏基座周边部分。

发明内容

本发明是鉴于上述问题提出的，其目的是要提供一种难以在基座的周边部分产生局部放电的等离子体CVD成膜方法和成膜装置。

本发明者们研究了使用表面上有压花的基座进行等离子体CVD时，在基座周边部分产生的放电现象。结果发现，由于在晶片周边部分产生弯曲，在晶片背面和压花之间会产生放电。本发明者认为是由于电场容易集中在突出的压花上，即使晶片的周边部分很少弯曲，当在晶片和基座之间产生间隙时，放电也会集中在压花部分。

此外，根据Paschen定律，放电开始电压Vs为气体压力p和距离d的积pd的函数。当pd为规定的值时，Vs取得极小值。因此，当p一定，晶片的弯曲达到规定值时，即使在低电压下也容易产生放电。

考虑到以上的认识，本发明通过提供防止基板弯曲的装置，以及/或者即使基板产生弯曲，也可以防止放电的装置，来解决上述问题。

即：本发明提供了一种化学蒸镀方法，它通过在处理腔室内形成的高频电场生成等离子体，并在放置在基座上通过所述基座上设置的发热体隔着所述基座被加热的基板上，使用所述等离子体形成薄膜；其特征在于，在开始形成薄膜前，在将被处理基板保持在设置在上述基座上并上升的基板支撑销上的状态下，对基板进行预热。

此外，本发明还提供了一种化学蒸镀方法，它通过在处理腔室内形成的高频电场生成等离子体，并在放置在基座上通过所述基座上设置的发热体隔着所述基座被加热的基板上，使用所述等离子体形成薄膜；其特征在于，具有：

将基板搬入上述处理腔室内，使设置在上述基座上的基板支撑销上升，并将基板支撑在其上的工序；

在将基板支撑在上述基板支撑销上的状态下，利用上述发热体加热上述基座，同时将气体导入真空排气的上述处理腔室内，进行基板的第一预热的工序；

在对上述处理腔室内进行真空排气的状态下，停止气体的导入使上述基板支撑销下降而将基板放置在上述放置台上的工序；

在将基板放置在上述基座上的状态下，将气体导入上述处理腔室内，进行基板的第二预热的工序；

在上述处理腔室内生成等离子体的工序；和

将成膜气体供给上述处理腔室内，在基板上进行成膜的工序。

采用本发明，由于在将基板保持在上升状态的基板支撑销上状态下进行预热，不会产生基板的急剧加热，因此可以使基板没有弯曲或弯曲量非常小。由此，即使放置在高频电场内，也可防止基座表面周边部分的局部放电。