[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，特别涉及具有提高了耐压性的金属绝缘体半导体(MIS)型晶体管的半导体器件及其制造方法。

背景技术

正在提高金属绝缘体半导体(MIS)型晶体管的耐压性，例如提高金属氧化物半导体(MOS)晶体管的耐压性。

图15是文献J.C.Mitros et al.IEEE transactions on electron devices vol.48pp 1751-1754 August 2001所公开的n型MOS晶体管的剖面图(该文献图1的(a))。

漏极的n型高浓度杂质区域102与栅(gate)电极100相距的距离为偏移长度(offset length)D。低浓度的n阱101包围n型高浓度杂质区域102，并延伸到栅电极100的漏极侧部分下方。在向漏极施加高电压时，在栅电极100和漏极的n型高浓度杂质区域102之间，n阱101损耗(depletion)，由此，栅电极100的漏极端正下方的基板内的电压被抵消。这样，漏极耐压性得以提高。

除此之外，同样地使漏极的高浓度杂质区域经由漏极的低浓度杂质区域而从栅电极分开的结构的MOS晶体管公开在例如日本特开2005-093458号公报、日本特开2006-319331号公报、日本特开2005-136169号公报、日本特开2004-207498号公报中。

在上述那样的结构中，如果想要得到更高的耐压性，则会使漏极的高浓度杂质区域与栅极之间的偏移长度变长。然而，如果偏移长度变长，则另一方面会导致晶体管的正向电阻上升，使得晶体管的驱动能力降低。

发明内容

本发明的一目的在于提供半导体器件，该半导体器件具有能够抑制正向电阻的增加，并且能够实现耐压性提高的MIS型晶体管。

本发明的另一目的在于提供这样的半导体器件的制造方法。

本发明的一技术方案提供一种半导体器件，其具有：半导体衬底，其具有第一导电型的第一区域；栅极绝缘膜，其形成在上述第一区域上；栅电极，其形成在上述栅极绝缘膜上；源极区域，其在上述第一区域内，形成在上述栅电极的一侧，该源极区域为与上述第一导电型相反的第二导电型；第一低浓度漏极区域，其在上述第一区域内，在上述栅电极的另一侧，上述源极区域侧的一端进入该栅电极的下方而形成该第一低浓度漏极区域，该第一低浓度漏极区域为上述第二导电型；高浓度漏极区域，其在上述第一低浓度漏极区域内，与上述栅电极相分离，该高浓度漏极区域为上述第二导电型，且杂质浓度比该第一低浓度漏极区域的杂质浓度高；逆导电型区域，其在上述第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的表面区域，该逆导电型区域为上述第一导电型，且与该第一低浓度漏极区域内的上述第二导电型的区域形成pn结。

本发明的另一技术方案提供半导体器件的制造方法，其包括：

(a)工序，准备第一导电型的第一区域的半导体衬底；(b)工序，在上述第一区域内，形成与上述第一导电型相反的第二导电型的第一低浓度漏极区域；(c)工序，在上述第一区域及上述第一低浓度漏极区域上，形成栅极绝缘膜；(d)工序，在上述栅极绝缘膜上形成栅电极，使得该栅电极具有与上述第一区域及上述第一低浓度漏极区域这两者都重叠的部分；(e)工序，在上述第一低浓度漏极区域的表层，注入用于决定上述第一导电型的杂质，从而形成该第一导电型的逆导电型区域；(f)工序，在上述第一低浓度漏极区域的上方形成绝缘膜，该绝缘膜覆盖上述栅电极的该第一低浓度漏极区域侧的侧壁，并延伸到上述逆导电型区域一部分上方；(g)工序，将上述绝缘膜作为掩模，在上述逆导电型区域及其下方的上述第一低浓度漏极区域，注入用于决定上述第二导电型的杂质，从而形成该第二导电型且杂质浓度比该第一低浓度漏极区域的杂质浓度高的高浓度漏极区域；(h)工序，相对于上述栅电极，在与上述第一低浓度漏极区域相反侧的上述第一区域内，形成上述第二导电型的源极区域。

在栅电极和第二导电型的高浓度漏极区域之间，形成第一导电型的逆导电型区域。逆导电型区域与周围的第二导电型的区域形成pn结。在高漏极电压时该pn结的耗尽层扩展，由此实现耐压性的提高。

附图说明

图1A及图1B是用于说明第一实施例的MOS晶体管的制造工序的概略剖面图。

图2A～图2C是用于接着图1A及图1B来说明第一实施例的MOS晶体管的制造工序的概略剖面图。

图3A～图3C是用于接着图2A～图2C来说明第一实施例的MOS晶体管的制造工序的概略剖面图。

图4是第一实施例的MOS晶体管的概略剖面图。