[发明专利]静电放电保护电路

说明书

技术领域

本发明涉及一种静电放电(ESD)保护电路，更具体而言，涉及一种用于易因静电放电受损害的片上系统(SoC)的ESD保护电路。

背景技术

已知静电放电(ESD)会给诸如集成电路(IC)的小规模器件造成问题。这是因为在具有接地和电源引脚和焊盘的IC中，一个引脚/焊盘上的ESD尖峰可能破坏整个芯片。已经提出了多种解决该问题的方法。已知向IC提供一种电路，该电路在出现静电放电时，形成ESD电流的电流放电路径，并将IC焊盘的电压箝位在充分低的水平，以避免损坏IC的部件。图1和2示出了提供ESD保护的已知结构的实例。

图1示意性地示出了IC的两个电路模块1、2。模块1、2可以分别表示IC的模拟和数字电路部件，并假定每个由不同的片外电源电压来供电。在模块1的情形中，该电源电压是Vdd1，在模块2的情形中电源电压是Vdd2。模块在负电源电压Vss1和Vss2下操作，虽然在实际中两个负电源电压都接地。

每个模块1、2设置有连接到设置在在IC外部的IC引脚(未示出)的一系列键合焊盘(由小的方框表示，其中模块1的焊盘显示为阴影线)。对于每个模块，至少一个焊盘连接到正电压源引脚(Vdd)，至少一个连接到负电压源引脚(Vss)。这些焊盘在下文中被统称为“电压源”焊盘。其它的焊盘连接到数字/模拟信号输入/输出引脚、时钟信号引脚等等。这些其它焊盘在下文中被称为“信号”焊盘。

为了提供ESD保护，多个ESD保护环围绕芯片整个外围延伸。为每个Vdd提供一个环，为每个Vss提供一个环。从而，在图1的实例中，提供了4个ESD保护环。每个环直接连接到IC封装的电压源引脚中的对应一个。从而，图1中的环3连接到Vdd1，环4连接到Vss1，环5连接到Vdd2，环6连接到VSS2。每个电压源焊盘经由ESD保护电路耦合到相同极性的每个环，该ESD保护电路被设计用于一旦给定焊盘上的电压超过击穿电压(例如，由于电压尖峰)时提供放电路径。与给定模块相关联的每个信号焊盘进一步经由ESD保护电路耦合到该模块的两个电压源焊盘。因此，例如，模块1的信号焊盘将耦合到提供Vdd1和Vss1的电压源焊盘。

图2详细示出了在4个模块的IC具有相应的正和负电源电压(Vdd1～Vdd4，以及Vss1～Vdd4)的情形下一个模块的ESD保护结构(由Vdd1和Vss1供电)。背靠背二极管连接在电压源焊盘Vdd1和Vss1与每个相同极性的ESD保护环之间。每个ESD保护环连接到焊盘，该焊盘直接连接到对应的电压源引脚(图2仅示出了Vdd1和Vss1的焊盘)。应该注意，Vdd1焊盘上的电压不能比其它正电源电压的ESD保护环上的电压高或低超过二极管正向电压(标称0.7伏)，因为某个二极管将会开启并接通，从而使该焊盘电压放电。同样地对于Vss1焊盘也成立。

应该想到，该ESD保护结构不仅在IC工作期间提供保护，还在引线键合工作期间提供保护，在该引线键合工作期间将芯片上的焊盘被键合到与IC封装相关联的引脚，只要待键合的第一焊盘是ESD保护环连接着的Vsscom和Vddcom焊盘。然后，电压源或信号焊盘上出现的任何尖峰将通过其所耦合的一个或多个背对背二极管对以及通过ESD保护环中的一个传导至所连接的Vdd或Vss焊盘。

针对每个SoC单元需要一对ESD保护轨是一项很大的不利。例如，具有5个内部模块的SoC将需要5对ESD环，这将可能增加芯片的大小并造成优先击穿机制，因为有些轨迹可能相比其他(例如如果连接采用不同长度的电线进行)具有较低的欧姆路径。更不利的是，每个电压源焊盘与每个及所有其它相同极性的ESD保护环之间的背对背二极管对的需求将要求芯片上大量的二极管和电路连接，这同样会增加芯片的大小并引入进一步的击穿机制。

发明内容

根据本发明第一方面，提供了一种具有多个电路模块的集成电路，每个模块具有一个或多个正电压源焊盘、一个或多个负电压源焊盘以及一个或多个信号焊盘。所述集成电路还包括静电保护电路，所述静电保护电路包括：第一静电放电保护轨，用于连接到正电压源点；第二静电放电保护轨，用于连接到负电压源点；以及第一保护电路，其将每个所述信号焊盘都耦合到所述第一和第二静电放电保护轨二者，所述第一保护电路用于当过大电压出现在所述信号焊盘中的一个上时提供到第一和第二环中的一个的传导路径。