[发明专利]半导体装置和制造该半导体装置的方法

说明书

相关申请的交叉参考

本发明包含于2007年12月19日向日本专利局提交的日本专 利申请第2007-326967号的主题，其全部内容通过引证结合于此。

技术领域

本发明涉及一种具有晶闸管的半导体装置和制造该半导体装 置的方法。

背景技术

已经提出了一种采用晶闸管、允许在晶闸管上形成栅电极以控 制晶闸管的开/关特性、并与存取晶体管串联连接的存储器(尤其用 于SRAM)(下文中称为T-RAM)。在晶闸管的OFF区设定为“0”， 而ON区设定为“1”下，存储器工作。

晶闸管基本由依次接合的第一p型区p1、第一n型区n1、第 二p型区p2和第二n型区n2组成，形成例如n型硅和p型硅的4 层结构。

下文中，基本结构表示为p1/n1/p2/n2。T-RAM，Inc.提出了两种 类型的结构。

其中一种在硅基板上垂直配置了p1/n1/p2/n2结构。

另一种通过利用SOI基板，在硅基板上水平配置了p1/n1/p2/n2 结构。

在任意一种配置中，通过在n1/p2/n2结构中的“p2”上设置具有 MOS结构的栅电极，能够实现高速操作[参见例如，Farid Nematiand James D.Plummer，“A Novel High Density，Low Voltage SRAM Cell with a Vertical NDR Device”，1998IEEE，VLSI Technology Tech.Dig.， p.66，1998(非专利文件1)；Farid Nemati and James D.Plummer，″A Novel Thyristor-based SRAM Cell(T-RAM)for High-Speed， Low-Voltage，Giga-scale Memories″，1999 IEEE IEDM Tech.，p.283， 1999(非专利文件2)；Farid Nemati，Hyun-Jin Cho，Scott Robins， Rajesh Gupta，Marc Tarabbia，Kevin J.Yang，Dennis Hayes，and Vasudevan Gopalakrishnan，″Fully Planar 0.562μm² T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs″，2004IEEE IEDM Tech.，p.273，2004(非 专利文件3)；以及美国专利第6462359(B1)号(专利文件1)]。

本发明的申请者和T-RAM，Inc已经提出了使用选择性外延生 长技术的制造方法[例如，见美国专利第6888176(B1)号(专利文件 2)]。

例如，如图6所示，为保证第一p型区p1和第一n型区n1具 有大处理容限(process margin)，已经提出了一种通过选择性外延 生长来形成第一p型区p1和第一n型区n1的方法。

相似地，为保证处理容限，还提出了一种通过选择性外延生长 来形成第二n型区n2的方法。

为了通过选择性外延生长形成第一p型区p1和第一n型区n1， 需要抑制第一p型区p1和第二p型区p2之间的短路。

相似地，为了通过选择性外延生长形成第二n型区n2，需要在 第二n型区n2的表面上形成金属硅化物层26的过程中，抑制第二 n型区n2和第二p型区p2之间由金属硅化物层26引起的短路。

然而，在通过选择性外延生长在第二p型区p2上形成第一n 型区n1和第二n型区n2的情况下，存在不向位于下面的硅基板区 之外的表面生长的情况，即，存在不生长到单元隔离区13上的情 况。

如果在第二n型区n2的表面上形成金属硅化物层26，金属硅 化物层26可能与第二p型区p2形成接触，并且导致第二n型区n2 和第二p型区p2之间通过金属硅化物层26形成短路。

此外，如果通过选择性外延生长在第一n型区上形成第一p型 区p1，其中在第一n型区n1形成的状态下形成第一p型区p1，则 第一p型区p1和第二p型区p2可能在第一n型区n1的底端(hem) 部形成接触(因为第一n型区n1的小平面(facet)处的膜厚度变 薄)，因此可能发生短路。