[发明专利]利用具有插入区域的间隔物掩模的频率三倍化

说明书

技术领域

本发明的实施例涉及半导体处理领域。更具体地，本发明的实施例涉 及制造半导体器件的方法。

背景技术

在过去几十年中，集成电路中的特征的尺寸缩减已经成为日益增长的 半导体工业的驱动力。将特征缩小到越来越小的尺寸可以增大半导体芯片 的有限可用面积上的功能单元的密度。例如，缩减晶体管尺寸允许增加在 微处理器上所包括的逻辑和存储器件的数量，从而可以制造具有更大复杂 度的产品。

但是，尺寸缩减并非没有后果。随着微电子电路的基础构建块的尺寸 被减小并且随着在给定区域中制造的基础构建块的绝对数量增大，对于用 于图案化这些构建块的光刻工艺的约束变为压倒性的。具体地，在半导体 叠层图案化的特征的最小尺寸(临界尺寸)和这些尺寸之间的间距之间可 能存在制衡。图1A-1C示出了表示根据现有技术的常规半导体光刻工艺的 剖视图。

参考图1A，光刻胶层104被提供在半导体叠层102上方。掩模或者光 罩106被布置在光刻胶层104上方。光刻工艺包括将光刻胶层104暴露于 具有特定波长的光(hv)，如图1A中的箭头所示。参考图1B，光刻胶层 104随后被显影，以在半导体叠层102上方提供图案化的光刻胶层108。 光刻胶层104的经曝光的部分现在被去除。图案化的光刻胶层108的每一 个特征的宽度由宽度“x”表示。各个特征之间的间距由间距“y”表示。 通常，对于具体光刻工艺的限制将提供临界尺寸等于特征之间的间距 (即，x＝y)的特征，如图1B所示。

参考图1C，特征的临界尺寸(即，宽度“x”)可以被减小，以在半 导体叠层102上方形成图案化的光刻胶层110。可以通过在图1A中所示的 光刻操作过程中过度曝光光刻胶层104或者通过随后修饰图1B中的图案 化的光刻胶层108来缩减临界尺寸。这样的临界尺寸的减小付出的代价是 特征之间的间距增大，如图1C中的间距“y”所示。在图案化的光刻胶层 110中的各个特征的最小可实现尺寸和各个特征之间的间距之间可能存在 制衡。

因此，本文描述了用于将半导体光刻工艺的频率三倍化的方法。

发明内容

根据本发明的一个方面，一种用于制造半导体掩模的方法包括：提供 具有牺牲掩模的半导体叠层，其中所述牺牲掩模由一系列线构成；形成间隔物 掩模，所述间隔物掩模包括与所述一系列线的侧壁邻接的间隔物线和处于 所述间隔物线之间的插入线；以及去除所述牺牲掩模。

根据本发明的另一个方面，一种用于制造半导体掩模的方法包括：提 供具有由一系列线构成的牺牲掩模的半导体叠层；在所述半导体叠层上方 并且与所述牺牲掩模共形地沉积间隔物层；在所述间隔物层上方并且在所 述牺牲掩模的所述一系列线之间内插地沉积和图案化光刻胶层；刻蚀所述 间隔物层，以提供间隔物掩模，其中所述间隔物掩模具有与所述牺牲掩模 的所述一系列线的侧壁邻接的间隔物线和插入线，其中所述刻蚀所述间隔 物层暴露所述牺牲掩模的顶表面；以及去除所述牺牲掩模。

根据本发明的又一个方面，一种用于制造半导体掩模的方法包括：提 供具有掩模层的半导体叠层；在所述掩模层上方沉积和图案化第一光刻胶 层，以形成图像；刻蚀所述掩模层，以形成具有所述图像的牺牲掩模，其 中所述牺牲掩模由一系列线构成；在所述半导体叠层上方并且与所述牺牲 掩模共形地沉积间隔物层；在所述间隔物层上方沉积并图案化第二光刻胶 层，以形成插入掩模和面积保留掩模；刻蚀所述间隔物层，以提供由间隔 物线、插入线和面积保留区域构成的间隔物掩模，其中所述间隔物线与所 述牺牲掩模的所述一系列线的侧壁邻接，所述插入线处于所述间隔物线之 间，并且刻蚀所述间隔物层暴露所述牺牲掩模的顶表面；在所述间隔物掩 模和所述牺牲掩模上方沉积和图案化第三光刻胶层，以暴露所述间隔物掩 模的所述间隔物线的至少一部分；刻蚀所述间隔物掩模的所述间隔物线的 所述暴露部分，以修剪所述间隔物掩模；以及去除所述牺牲掩模。

附图说明

在附图中，作为示例而非限制示出了本发明的实施例。

图1A-1C示出了表示根据现有技术的常规半导体光刻工艺的剖视图。

图2示出了根据本发明实施例的间隔物掩模制造工艺的示例性方法。