[发明专利]屏蔽栅极沟槽技术中对蚀刻深度的测定

说明书

技术领域

本发明涉及半导体装置，特别涉及半导体装置制造过程对蚀刻深度的控制。

背景技术

MOSFET(金属氧化物半导体场效应晶体管)装置在电子方面有很多的应用，包括在无线电频率/微波放大器中的应用。在这些应用中，栅极漏极反馈电容必须减少到最小，以使得无线电频率的倍率最大化，并使得信号失真最小化。在一种硅功率MOSFET(金属氧化物半导体场效应晶体管)中，基于适当的栅极偏压，栅极电极提供接通和断开控制。

用于减少DMOS(双扩散金属氧化物半导体)装置的栅极漏极电容Cgd的传统技术仍然面临的技术限制和困难。特别地，沟槽型的DMOS装置配置有沟槽漏极，其中栅极和漏极间的大电容Cgd限制了装置开关转换的速度。电容是主要由沟槽型栅极底部和漏极之间的耦合电场产生。为了减少栅极漏极电容，一种改良的屏蔽栅极沟槽(SGT)被引入沟槽栅极底部，以屏蔽沟槽栅极和漏极。

美国专利5,126,807和5,998,833阐述了具有屏蔽栅极沟槽(SGT)的MOSFET可以作为一种可行的解决方案，用于具有SGT功能的高速转换应用，如同作为沟槽较低区域的移动式栅极或固定源极电压。然而，上述参考文献也提出了一个挑战，即控制移动式栅极的深度，以避免MOSFET故障。蚀刻深度的控制尤其重要，例如，背部蚀刻多晶硅趋向栅极沟槽中部时，由于这不是一个终止点，该控制十分重要。由于特征尺寸连续缩小，移动式栅极蚀刻控制开始成为更具挑战和重要的任务了。

用于控制蚀刻深度的通常工艺技术，此处所提到的是时间控制，包括蚀刻持续时间控制。在这项技术中，蚀刻速率的测定和蚀刻深度的计算是由实时蚀刻程序控制的，并且蚀刻速率随着蚀刻持续时间而曾加。很不幸，多晶硅的蚀刻速率极高地依赖于诸多因素，其中包括，例如，多晶硅颗粒尺寸，掺杂质，沟槽的尺寸和所有负载影响。因而，多晶硅的蚀刻速率难以测定。

发明内容

本发明涉及一种测定蚀刻深度的方法，其特征在于，包含以下步骤：

步骤1：在具有沟槽的底层的一部分上形成一个材料层，通过这一方法在所述的沟槽内填充该材料；

步骤2：在材料层的测试区域上放置涂层，所述的涂层不覆盖所述的沟槽；

步骤3：同方向地蚀刻所述的材料层；

步骤4：基于涂层的一部分下面材料的蚀刻特性，测定沟槽内材料的蚀刻深度DT。

所述的蚀刻特性是涂层下面的测试区域的横向底切的数量，所述的步骤4进一步包括：

步骤4.1：测量横向底切D_L的数值；

步骤4.2：从底切数值D_L测定沟槽中材料被蚀刻长度的深度。

所述的涂层包括矩形形状。

所述的涂层包括圆形形状。

所述的涂层包括具有尖端的区域，所述的尖端具有尖角θ。

所述的测试区域上面的涂层包括徽章形状。

所述的测试区域上面的涂层包括三角形或者刺形。

所述的测量横向底切D_L数值的步骤包括：

测量测试区域长度ΔL的变化；

从长度ΔL的变化中，测定横向底切D_L的数值。

所述的一种测定蚀刻深度的方法，进一步包括步骤5：在接近测试区域处形成标识标尺，采用所述的标识标尺可更容易地测量测试区域长度ΔL的改变。

所述的从长度AL的改变测定横向底切D_L的数值的步骤，包括：D_L近似取值为

D_L≈ΔL×tanθ/2。

所述的涂层由透明材料制成。

所述的透明材料包括透明氧化物材料。

所述的材料层包含多晶硅层。

本发明涉及一种形成屏蔽栅极沟槽(SGT)结构的方法，其特征在于，包含如下步骤：

步骤1：将多晶硅填充在沟槽内，在所述的沟槽上形成多晶硅膜；

步骤2：在多晶硅的一部分上放置涂层；

步骤3：同方向蚀刻多晶硅；

步骤4：基于涂层下多晶硅区域的蚀刻特性，测定沟槽内多晶硅的蚀刻深度。

所述的蚀刻特性为涂层下测试区域的横向底切的数值，所述的步骤4进一步包括：

测量横向底切D_L的数值；

从底切D_L的数值来测定沟槽内多晶硅蚀刻长度的深度。

所述的涂层包括一个具有三角形尖角θ的区域。

所述的测量横向底切D_L的数值的步骤，进一步包括：